JPH02238710A - スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、多大力１出力のスイッチ回路に関するもので
あり、更に詳しくは、例えば放送衛星が２個打ち上げら
れているとして、それぞれの衛星からの放送電波を選択
的に受信する場合に、一方の電波を受信しているところ
に他方の電波が洩れ込んできて混信を起こしたりするこ
とのないような、そのような用途に好適に用い得るスイ
ッチ回路に関するものである。

〔従来の技術〕

第１４図は、本発明の対象とするスイッチ回路の適用例
として、衛星放送の共同受信システムを示した説明図で
ある。

同図において、ＡＮＴＩ，２はそれぞれアンテナ、ＣＨ
Ｉ，２はそれぞれ信号路、ＳＷＩ，２はそれぞれスイッ
チ回路、ＴＶＩ，２はそれぞれテレビ受像機、である。

テレビ受像ｔａＴＶＩ，２はそれぞれスイッチ回路ＳＷ
Ｉ，２を切り替えることにより何れのアンテナから到来
する信号も受信可能になっている。

今テレビ受像機ＴＶＩＯ側では、スイッチ回路ＳＷＩを
端子ａ側に切り替えてアンテナＡＮＴ　１からの信号を
信号路ＣＩ｛１を介して受信しており、他方テレビ受像
機ＴＶ２の側では、スイッチ回路ＳＷ２を端子ｂ側に切
り替えてアンテナＡＮＴ２からの信号を信号路ＣＨ２を
介して受信しているものとする。

このとき、若しスイッチ回路ＳＷＩにおいて、端子ａと
ｂとの間のアイソレーションが悪く、信号路ＣＨＩを介
してスイッチ回路ＳＷＩに入力した信号が端子ｂ側に洩
れたとすると、この洩れ信号は破線の経路をたどり、ア
ンテナＡＮＴ２からの信号を信号路ＣＨ２を介して受信
しているテレビ受像機ＴＶ２に回り込み、テレビ受像機
ＴＶ２では、アンテナＡＮＴ２からの信号とアンテナＡ
ＮＴＩからの信号の混信した受信状態となり、好ましく
ない事態となる。

さて上述の如き信号切替用のスイッチ回路の従来例とし
て電界効果形トランジスタＦＥＴを用いたものは、特開
昭５９−８０９７４号公報に記載のものが知られており
、これはＦＥＴのゲート電圧を制御ドレイン・ソース間
の抵抗値を変化させることによって切換えを行なうもの
であった。

〔発明が解決しようとする課題〕

上記従来技術によるスイッチ回路では、ＦＥＴのドレイ
ン・ソース間を信号伝達の経路として使っており、ドレ
イン・ソース間の抵抗値の変化に着目し、これを一種の
可変抵抗として動作させて切換えを行なっていた。

このため、ＦＥＴがＯＮ（スイッチがＯＮ）の状態でも
ドレイン・ソース間つまり信号経路にある抵抗値が存在
することが影響し、伝達損失を生じるという問題があっ
た。さらに、他回路とのアイソレーションを良好に保つ
ためには上記従来技術によるスイッチ回路を多段に構成
する必要があるが、伝達損失を増加させる要因となり、
アイソレーションの確保と損失の低減を両立することが
困難であった。

本発明の目的は、良好なアイソレーションを確保し、か
つ伝達損失の無い多入力ｌ出力スイッチ回路を提供する
ことにある。

〔課闘を解決するための手段〕

上記目的達成のため、本発明では、信号入力を増幅回路
を介して出力ソースフォロワＦＥＴに導き、該Ｆ　Ｅ　
Ｔの出力側としてのソースを共通の出力端子に接続する
単位回路を、信号入力の数だけ用意し、どの信号入力を
共通の出力端子に出力させるか（つまり切り替え動作）
は、その信号入力を増幅する増幅回路のオン、オフで決
めることにした。

〔作用］ 本発明では、増幅回路のオン，オフ（ＯＮ，ＯＦＦ）に
よって切り替え動作を行うようにしたので、入力信号は
前記単位回路の増加回路で増幅されて出力され、伝達損
失を生じない。

また、前記単位回路の出力ソースフォロワＦＥＴのソー
スを共通化したことにより、該ＦＥＴのうちＯＮ状態の
ＦＥＴのソース電圧によって他のＯＦＦ状態のＦＥＴの
ソース・ゲート間が逆バイアスされ、ソース・ゲート間
容量が非常に小さくなるので入力間のアイソレーション
を良好に保つことができる。

〔実施例〕

第１図は本発明の第１の実施例を示す回路図である．本
実施例の構成は次のようになっている。

すなわち、入力端子ｌを増幅回路Ａの入力端子に接続し
、増幅回路Ａの出力端子をＦＥＴ４のゲートＧに接続し
、増幅回路八の電源端子とＦＥＴ４のドレインＤを共通
化するとともに、電圧制御端子３に接続し、ＦＥＴ４の
ソースＳにダイオード７のアノードを接続し、入力端子
２を増幅回路Ｂの入力端子に接続し、増幅回路Ｂの出力
端子をＦＥＴ６のゲートＧに接続し、増幅回路Ｂの電源
端子とＦＥＴ６のドレインＤを共通化するとともに電圧
制御端子５に接続し、ＦＥＴ６のソースにダイオード８
のアノードを接続し、ダイオード７．８のカソードを共
通化するとともに出力端子９に接続し、孔力端子９を電
流源４９を介して接地する． 次に動作を説明する。入力端子１および２より入力され
る信号は、電圧制御端子３，５に印加する電圧レベルの
ロー．ハイの組合せにより選択され、出力端子９より出
力される。

いま、１ｔ圧制ＩＢ４子３にハイ、５にローレベルの電
圧を印加したとすると、端子１から入力される信号はＯ
Ｎされた増幅回路Ａにより増幅され、ＯＮされたＦＥＴ
４を介して端子９より出力される。一方、端子２から入
力される信号はＯＦＦされた増幅回路ＢおよびＦＥＴ６
によって十分に減衰され、出力には影響を与えない。

さらにＯＦＦされたＦＥＴ６のソース・ゲート間および
ダイオード８はＯＮされたＦＥＴ４のソース電圧により
逆バイアスされ、ＦＥＴ６のソース・ゲート間容量が小
さくなり、端子１から入力された信号が端子２に漏れる
ことを防ぐ。

逆に端子３にロー、５にハイレベルの電圧を印加した場
合、上記と同欅な原理により端子２から入力された信号
のみが端子９に出力され、さらにＯＦＦされたＦＥＴ４
のソース・ゲート間およびダイオード７はＯＮされたＦ
ＥＴ６のソース電圧により逆バイアスされ、端子２から
入力された信号が端子１に漏れることを防ぐ。

また、ＦＥＴ４，６は入力切換えによってどちらか一方
がＯＮ，他方がＯＦＦ状態となるが、ＯＮ状態のドレイ
ン・ソース電流は順方向に接続してあるダイオードを介
して電流源４９に流れるが、他方のＯＦＦ状態ＦＥＴの
ソースに逆極性に接続されているダイオードによって、
ＯＦＦ側の回路に漏れることはない。

本実施例の特徴は、出力ソースフォロワＦＥＴ４，６の
各ソースを共通化したことにより、ＦＥＴ４がＯＮ，Ｆ
ＥＴｉ＜ＯＦＦ（７）ときにはＦＥＴ６のソース・ゲー
ト間が逆バイアスされ、ＦＥＴ６のソース・ゲート間容
量が小さくなりＦＥＴ４側からＦＥＴ６側への信号漏れ
を抑え（ＦＥＴ４がＯＦＦ，ＦＥＴ６がＯＮのときはこ
の逆）、入力端子１，２間のアイソレーションを十分と
ることができ、また各ＦＥＴ４，６のソースに接続され
たダイオード７．８により、ＯＦＦ状態のＦＥＴへＯＮ
状態のＦＥＴのドレイン電流が流れ込むことを防ぎ、Ｏ
ＦＦ状態の回路へ悪影響を与えないようにしたところに
ある。さらに、増幅回路をＯＮ，ＯＦＦすることによっ
て切換えを行なうので、伝達損失を生じないという特徴
をもつ。

本実施例の適用例としては、すでに第１４図を参照して
説明したように、異なる２種類の衛星放送を２つのアン
テナで受信する場合、衛星放送受信機の入力部における
入力信号切換えに用いる等が考えられる。

第２図に本発明の第２の実施例を示す。本実施例は、上
記第１の実施例において、ＦＥＴ４のドレインＤを電圧
制御端子３に、ＦＥＴ６のドレインＤを電圧制御端子５
に接続するかわりに、ＦＥＴ４，６の各ドレインＤを共
通化するとともに電源電圧端子４１に接続し、さらにＦ
ＥＴ４および６の各ソースにダイオードを接続すること
なく直接共通化し、これを出力端子９に接続する構成と
している。

以下、本実施例の動作を説明する。入出力および入力切
換えは第１の実施例の場合と同様に行なう。端子４１は
入力の切換えとは無関係に印加電圧レベルをハイに保っ
てお《。いま、Ｉ子３．５に各々ハイ．ローの電圧を印
加すると、端子１より入力される信号はＯＮされた増幅
回路Ａにより増幅され、ＯＮされたＦＥＴ４を介して端
子９より出力される．また端子２より入力される信号は
ＯＦＦされた増幅回路ＢおよびＦＥＴ６により十分減衰
されるため出力には影響を与えない。このとき、ＦＥＴ
６のソース・ゲート間はＯＮＬているＦＥＴ４のソース
電圧により逆バイアスされると同時にＦＥＴ６のドレイ
ン・ゲート間は端子４１に印加されている電圧によって
逆バイアスされるのでＦＥＴ６のソース・ゲート間およ
びドレイン・ゲート間容量が小さくなりＦＥＴ４側から
ＦＥＴ６側への信号の漏れは抑えられる（端子３がロー
、端子５がハイのときは、この逆である）。

本実施例の特徴は、出力ソースフォロワ４，６の各ドレ
インを共通化し、これを接続した端子４１に印加する電
圧レベルを入力切換と関係なく常時ハイに保つことによ
り、ＯＦＦＩＪＪｑのＦＥＴ（７）ドレイン・ゲート間
に逆バイアスをかけ、さらに出力ソースフォロワ４，６
の各ソースを共通化したことにより、ＯＦＦ状態のＦＥ
Ｔのソースが０Ｎ状態のＦＥＴのソース電圧により逆バ
イアスされるため、入力端子間のアイソレーションが十
分に保たれ、さらに伝達損失を生じないところにある。

第３図に本発明の第３の実施例を示す。本実施例は、第
１の実施例において、ＦＥ７４のドレインを端子３に、
ＦＥＴ６のドレインを端子５に接続するかわりに、ＦＥ
Ｔ４のドレインをダイオード４２を介して端子３に接続
し、ＦＥＴ６のドレインをダイオート４３を介して端子
５に接続し、さらにＦＥＴ４．６の各ソースをグイオー
トを接続することなしに共通化し、これを端子９に接続
する構成としている。

次に本実施例の動作を説明する。入出力および入力切換
えは第１の実施例の場合と同様に行なう。

いま電圧制御端子に印加する電圧レベルを端子３はハイ
．端子５はローにすると、端子１から入力される信号は
ＯＮ状態の増幅回路Ａによって増幅され、ＯＮ状態のＦ
ＥＴ４を介して端子９に出力される．このとき、ＯＦＦ
状態のＦＥ７６のソース・ゲート間はＯＮ状態のＦＥＴ
４のソース電圧によって逆バアイスされるためＦＥＴ６
のソース・ゲート間容量が小さくなり、ＦＥＴ４側から
ＦＥＴ６側への信号の漏れは抑えられる。また、ダイオ
ード４３により、ＯＮ状態のＦＥＴ４のドレイン・ソー
ス電流が端子５に漏れることなく電流源４９に流れる。

端子２から入力される信号はＯＦＦされた増幅回路Ｂお
よびＦＥＴ６により十分減衰され、出力には影響を与え
ない。端子３がロー．端子５がハイのときはこの逆とな
る。

本実施例の特徴は、増幅回路のＯＮ，ＯＦＦにより切換
え動作を行なう構成としたことにより、入力信号はＯＮ
状態の増幅回路により増幅され伝達損失を生じないこと
、出力ソースフォロワＦＥＴ４．６の各ソースを共通化
し、ＯＦＦ状態のＦＥＴのソース・ゲート間をＯＮ状態
のＦＥＴのソース電圧によって逆バイアスする構成とし
たことにより、入力端子間のアイソレーションを十分に
保つことができることである． 第４図に本発明の第４の実施例を示す。本実施例は第３
の実施例として示したスイッチ回路において、ＦＥＴ４
および６の各ドレインを共通化する構成としている。本
実施例の動作は、端子３．５に印加される電圧レベルが
各々ハイ，ローまたはロー，ハイのいずれの場合におい
てもＦＥＴ４および６の共通化されたドレインにハイの
電圧レベルが印加されるので、第２の実施例として示し
たスイッチ回路の動作と同様である。

また、本実施例の特徴に関しても第２の実施例で説明し
たように、伝達損失を生じないこと、入力端子間のアイ
ソレーションを十分に保つことができることを特徴とし
ている。

第５図に本発明の第５の実施例を示す。本実施例は上記
第１の実施例に示すスイッチ回路における増幅回路をＦ
ＥＴで構成した例である。基本構成は第１の実施例のそ
れに等しいので、以下増幅回路の回路構成およびその動
作、特徴を説明する。

増幅回路Ａ　（Ｂ）の入力端子はゲート接地増幅用ＦＥ
ＴＩＯ　（１３）のソースであり、ＦＥＴＩＯ（１３）
のソースに抵抗１１（１４）、インダクタ１２（１５）
を介して接地し、ＦＥＴＩＯ（１３）のドレインをソー
スフォロヮ２５　（３０）のゲートに接続し、ＦＥＴ２
５　（３０）のソースをダイオード２６（３１）を介し
てゲート入力増幅用ＦＥＴ３５　（３８）のゲートに接
続するとともにＦＥＴ２７　（３２）のドレインに接続
し、ＦＥＴ３５　（３８）のソースを抵抗３６　（３９
）を介して接地し、ＦＥＴ２７　（３２）のゲートを接
地し、ＦＥＴ２７　（３２）のソースを抵抗２８（３３
）を介して接地し、ＦＥＴＩＯ　（１３）のドレインを
抵抗１７（１９）を介してＦＥＴ１６（１８）のソース
に接続し、ＦＥＴ１６　（１８）のゲートを抵抗２１（
２３）を介して接地し、ＦＥＴ１６　（１８）のドレイ
ンを端子３（５）に接続し、ＦＥ１１６（１Ｂ）のゲー
トを抵抗２０（２２）を介して端子３（５）に接地し、
ＦＥＴ２５（３０）のドレインをダイオート２４　（２
９）を介して端子３（５）に接続し、ＦＥＴ２５　（３
０）のドレインを抵抗３４　（３７）を介してＦＥＴ３
５（３８）のドレインと接続し、この接続点を増幅回路
の出力とする如き構成としている。

次に増幅回路の動作を説明する。いま端子３の印加電圧
レベルがハイ、端子５のそれがローだとすると、端子ｌ
から入力された信号はＦＥＴＩＯによって増幅されその
ドレインに出力される。このとき、ＦＥＴＩＯのドレイ
ンの負荷となっているＦＥＴ１６が、ある周波数におい
て負性抵抗に見えるためにＦＥＴＩＯの利得の周波数特
性はＦＥＴ１６が負性抵抗に見える周波数付近でピーキ
ングを生じた特性となる。ＦＥＴＩＯを通った信号はソ
ースフォロヮＦＥＴ２５およびダイオード２６を介して
ＦＥＴ３５のゲートに入力し、ＦＥＴ３５により増幅さ
れてＦＥＴ４に達する。また、ＦＥＴＩＯ　（１３）の
ドレイン電圧は、ＦＥＴＩ６　（１８）、抵抗１７，２
０．２１　（１９．２２．２３）より成る定電圧源によ
って決定されるため、各素子の定数ばらつきによる変動
が小さい。ＦＥＴ２７　（３２）および抵抗２８　（３
３）より成る定電流源はソースフォロヮＦＥＴ２５　（
３０）の動作を安定化するものである。

本実施例の特徴は、増幅用ＦＥＴ３５の周波特性を補正
するようにＦＥＴＩＯのピーキング特性を設定すること
により、スイッチ回路の周波数特性が高い周波数まで平
坦となるので、高周波帯で使用し得る構成としたところ
にある。これは例えば、衛星放送受信機の入力部におい
て、入力切換え用スイッチとして用いるのに好適である
。

さらに、本実施例におけるスイッチ回路をＩＣ化する場
合、負荷１１，１２．１４．１５および抵抗４０、端子
９を除く回路をＩＣ内部に構成する（したがってダイオ
ード７および８の各カソードはＩＣの外部で共通化され
る）と負荷１１，１２および１４．１５の定数を適当に
選択することによりＦＥＴＩＯおよび１３の利得を補正
することが可能となる。また抵抗４０においてもＦＥＴ
４および６の特性を補正することが可能となる。

上記ＩＣ化されたスイッチ回路において、ＩＣ内に構成
される回路のうち端子３より給電される部分を第ｌのＩ
Ｃとし、端子５より給電される部分を第２のＩＣとした
２チップ構成とすると、例えば１入力の衛星放送受信機
と２入力の衛星放送受信機のどちらの受信機にも本実施
例のスイッチ回路を用いる場合、１入力の衛星放送受信
機には上記第１のＩＣチップおよび抵抗１１．インダク
タ１２，端子９，抵抗４０のみを具備し、これを初段入
力増幅回路として用い、他方２入力の衛星放送受信機に
は、第５図に示すスイッチ回路を上記方法により２チッ
プ構成としたものを具備し、入力切換えとして用いるこ
とができる。

簡単に説明するなら、１入力の受信機に用いる場合はｌ
チップのＩＣを、２入力の受信機に用いる場合には２チ
ップのＩＣを具備すれば良く、１種のＩＣチップで異な
る入力数の受信機に対応することができるという特徴を
もつ。したがって本実施例はＩＣ化衛星放送受信機を構
成する場合において好適である。

第６図に本発明の第６の実施例を示す。本実施例は上記
第２の実施例に示すスイッチ回路の増幅回路として、上
記第５の実施例に示すＦＥＴで構成した増幅回路を用い
た例である．本実施例の増幅回路の動作および特徴は第
５の実施例のそれと同様であり、スイッチ回路の動作お
よび特徴は第２の実施例のそれと同様である。

また、抵抗１１，１４、インダクタ１２．１５および端
子４１，９、抵抗４０をＩＣの外部に設け、他の部分を
ＩＣ化し、ＩＣ化される部分のうち端子３より給電され
る部分およびＦＥＴ４を同一のＩＣ内に構成し、これを
第１のＩＣとし、上記ＩＣ化される部分のうち端子５よ
り給電される部分およびＦＥＴ６を同一のＩＣ内に構成
し、これを第２のＩＣとした２チップ構成とすると、上
記第５の実施例に示すように、本実施例はＩＣ化衛星放
送受信機を構成する場合において好適となる。

第７図に本発明の第７の実施例を示す。本実施例は上記
第３の実施例に示すスイッチ回路の増幅回路において、
上記第５の実施例に示すＦＥＴにより構成された増幅回
路を用いた例である。本実施例における増幅回路の動作
および特徴は上記第５の実施例に示したところと同様で
あり、本実施例におけるスインチ回路の動作および特徴
については上記第３の実施例において示したところと同
様である。

また、上記第５の実施例と同様に、抵抗１１，ｌ４、イ
ンダクタ１２．１５および端子９、抵抗４０をＩＣ外部
に設け、他の部分をＩＣ化した場合、さらに２チップ化
した場合においても上記第５の実施例に示した特徴をも
つ。

第８図に本発明の第８の実施例を示す。本実施例は上記
第４の実施例に示すスイッチ回路の増幅回路として、上
記第５の実施例に示す増幅回路を用いた例である。本実
施例における増幅回路の動作および特徴は上記第５の実
施例に示したところと同様であり、本実施例におけるス
イッチ回路の動作および特徴は上記第４の実施例に示し
たところと同様である。

また、本実施例におけるスイッチ回路をＩＣ化する場合
、抵抗１１，１４、インダクタ１２．１５および端子９
、抵抗４０、ＦＥＴ４および６の各ドレインの共通接点
をＩＣの外に設け、他の部分をＩＣ内に構成し、さらに
ＩＣ内に構成される部分において、抵抗１１、インダク
タ１２を除く増幅回路ＡおよびＦＥＴ４を第ｌのＩＣと
し、他の部分を第２のＩＣとした２チップ構成とするこ
とにより、上記第５の実施例のそれと同様の特徴をもつ
。

第９図に本発明の第９の実施例を示す。本実施例は、入
力端子４４を増幅回路Ｃの入力端子に接続し、増幅回路
Ｃの出力端子をＦＥＴ４６のゲートＧにｔＪＨＪＥし、
ＦＥＴ４６のドレインＤを増幅回路の電源端子に接続す
るとともに電圧制御端子４５に接続し、ＦＥＴ４６のソ
ースＳにダイオード４７のアノードに接続しこれを１つ
の単位回路とし、この単位回路と同じ回路構成の単位回
路を複数具備し、各単位回路のカソードを共通化すると
ともに出力端子９に接続し、さらに端子９を電流源４９
を介して接地する構成とする多入力，１出力のスイッチ
回路である。つまり、本実施例は上記第１の実施例に示
すスイッチ回路を多入力構成に拡張したものである。

次に本実施例におけるスイッチ回路の動作を説明する。

各入力端子から入力される信号のうち１つの信号を選択
し端子９から出力するには、希望信号の入力されている
単位回路の電圧制御端子に印加する電圧レベルをハイに
し、他の単位回路の電圧制御端子をローにすることで行
なう。

いま端子４５に印加される電圧レベルがハイ、他の電圧
制御端子がローの場合を考えると、端子４４から入力さ
れた信号は増幅回路Ｃにより増幅されＯＮ状態のＦＥＴ
４６およびダイオード４７を介して端子９に出力される
。このとき他の単位回路のソースフォロワＦＥＴのソー
ス・ゲート間はＯＮ状態のＦＥＴ４６のソース電圧によ
り逆バイアスされるためソース・ゲート間容量が小さく
なり、端子４４と他の入力端子との間のアイソレーショ
ンは十分に保たれることは上記第１の実施例の場合と同
様である。

本実施例の特徴は、単位回路をＩＣ化し、このＩＣを入
力信号数と同数具備し、各ＩＣのダイオードのカソード
を共通化することで、あらゆる入力数の回路にも応用で
き、しかも各単位回路のうち１つの単位回路のみがＯＮ
状態となるので電流源４９は入力数に関係無く１個具備
し、出力ソースフォロワＦＥ７１個分の電流を常時流す
ようにすれば良いところにある．他の特徴は上記第１の
実施例のそれと同様である． 第１０図は本発明の第１０の実施例である。本実施例は
、入力端子４４を増幅回路Ｃの入力端子に接続し、増幅
回路Ｃの電源端子を電圧制御端子４５に接続し、増幅回
路Ｃの出力端子を出力ソースフォロワＦＥＴ４６のゲー
トＧに接続したものを１つの単位回路とし、この単位回
路と同じ回路構成の単位回路を複数個具備し、各単位回
路の出力ソースフォロワＦＥＴの各ソースを共通化する
とともに出力端子９に接続し、さらに端子９を電流源４
９を介して接地し、各単位回路の出力ソースフォロワＦ
ＥＴの各ドレインを共通化するとともに電源電圧端子４
１に接続する構成としている。

つまり、本実施例は、上記第２の実施例に示すスイッチ
回路を多入力構成に拡張したものである。

次に本実施例の動作を説明する。入力切換えは上記第９
の実施例の場合と同様に、希望信号の入力されている単
位回路の電圧制御端子をハイ、他のそれをローレベルに
することで行なう。いま端子４５がハイ、他の電圧制御
端子がローの場合を考えると、端子４４から入力された
信号は増幅回路Ｃにより増幅され、ＯＮ状態のＦＥＴ４
６を介して端子９に出力される。このとき他の単位回路
の出力ソースフォロワＦＥＴの各ソース・ゲート間はＯ
Ｎ状態のＦＥＴ４６のソース電圧により逆バイアスされ
、さらにＯＦＦ状態の出力ソースフォロワＦＥＴの各ド
レイン・ゲート間は常時ハイの電圧レベルを印加してい
る端子４１により逆バイアスされるので、ＯＦＦ状態出
力ソースフォロワＦＥＴのソース・ゲート間およびドレ
イン・ゲート間の容量が小さくなり、端子４４と他の入
力端子間のアイソレーションは十分に保たれる。

本実施例の．特徴は、上記第９の実施例のそれと同様に
各単位回路をそれぞれＩＣ化することで、いかなる入力
数の回路に対してもその入力数と同数のＩＣを具備する
ことで対応でき、しかも、ＯＮ状態の単位回路は常に１
個であるから、電流源４９は入力数に無関係に１個具備
し、出力ソースフォロワＦＥ７１個分の電流を常時流す
ようにすれば良いところにある。他の特徴は上記第２の
実施例のそれと同様である。

第１１図に本発明の第１１の実施例を示す，本実施例は
、上記第９の実施例に示した単位回路において、出力ソ
ースフォロワＦＥＴ４　６のソースにダイオードを接続
することなく、またＦＥＴ４６のゲートと電圧制御端子
４５を直接接続するかわりにダイオード４８を介して接
続したものを単位回路とし、各単位回路の出力ソースフ
ォロワＦＥＴのソースを共通化するとともに端子９に接
続し、さらに端子９を電流源４９を介して接地する構成
としている。つまり上記第３の実施例に示すスイッチ回
路を多入力構成に拡張したものである。

本実施例の特徴は上記第９および１０の実施例のそれと
同様に、各単位回路をそれぞれＩＣ化することで、いか
なる入力数の回路に対しても入力数と同数のＩＣを具備
することで対応でき、さらにＯＮ状態の単位回路は入力
の切換えに関係なく常に１個であるので、電流源４９は
入力数に無関係に１個具備し、出力ソースフォロヮＦＥ
Ｔ１個分の電流を常時流すようにすれば良いところにあ
る。他の特徴は上記第３の実施例のそれと同様である。

第１２図に本発明の第１２の実施例を示す．本実施例は
上記第１１の実施例において各単位回路の出力ソースフ
ォロワＦＥＴの各ドレインを共通化したものである．し
たがって本実施例における単位回路と上記第１１の実施
例に示す単位回路は同じ回路構成である．また本実施例
におけるスイッチ回路は、上記第４の実施例に示すスイ
ッチ回路を多入力構成に拡張したものといえる。

本実施例の特徴は、上記第９，ｌＯおよび１１の実施例
のそれと同様に、各単位回路を゜それぞれＩＣ化するこ
とにより、いかなる入力数の回路に対しても、ＩＣを入
力数と同数具備することにより対応でき、さらにＯＮ状
態の単位回路は常に１個であるから、電流源４９は入力
数に無関係に１個具備し、出力ソースフォロヮＦＥ７１
個分の電流を常時流すようにすれば良いところにある．
他の特徴は上記第４の実施例のそれと同様である．第１
３図に本発明の第１３の実施例を示す．本実施例は上記
第５の実施例に示す増幅回路ＡおよびＢにおいて、リア
クタンス１２および１５を各々の増幅回路から除いたも
のである。本実施例の特徴および動作は上記第５の実施
例のそれと同じである。

また、本実施例における増幅回路を上記第１から第１２
までの実施例に示す増幅回路として用いた場合、その動
作および特徴は上記第５の実施例に示す増幅回路のそれ
と同様であり、スイッチ回路の動作および特徴は上記各
実施例に示したとうりである。

〔発明の効果〕

本発明のスイッチ回路によれば、その中の増幅回路をＯ
Ｎ，ＯＦＦすることで切換えを行なうので、伝達損失を
生じないという効果がある。

また、スイッチ回路を構成する出力ソースフォロワＦＥ
ＴをそのＯＦＦ時において逆バアイスをかける構成とし
たことにより、各入力端子間のアイソレーション特性を
良好に出来るという利点がある。

【図面の簡単な説明】

第１図乃至第１３図はそれぞれ本発明の一実施例を示す
回路図、第１４図は衛星放送の共同受信システムを示す
説明図、である。 符号の説明 １，２．４４・・・入力端子、９・・・出力端子、３，
５，４５・・・電圧制御端子、４１・・・電源電圧端子
、７，８，２４，２６，２９，３１，４２．４３，４７
．４８・・・ダイオード、１１，　　１４．１７．　　
１９，２０，２１，２２，２３，２８．３３，３４，３
６．３７，３９．４０・・・抵抗、１２．１５・・・イ
ンダクタ、４，６，１０，１３．１６，１８．２５，２
７．３０．３２，３５，３８．４６・・−ＦＥＴ、４９
・・・電流源、Ａ，Ｂ，Ｃ・・・増幅回路。 代理人　弁理士　並　木　昭　夫 第 図 電圧ま嘴胛悌子 叢３ 図 等　２ 図 第４ 図 第５　図 第７ 図 第　６　図 第　８　図 ＠９　図 第Ｈ図 嘉１０図 第１２図 第１３図 靖１４図 手 続 補 正 書 平成 １年 ６月

Claims (1)

1. 【特許請求の範囲】 １、第１、第２の入力端子からそれぞれ入力される信号
   の何れか一方を選択して出力端子から出力するスイッチ
   回路であって、 第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
   子に接続し、該第１の増幅回路の出力端子を第１の電界
   効果形トランジスタＦＥＴ（４）のゲートに接続し、該
   第１の電界効果形トランジスタＦＥＴのドレイン端子と
   前記第１の増幅回路の電源端子とを共通化して第１の電
   圧制御端子（３）に接続し、前記第１の電界効果形トラ
   ンジスタＦＥＴのソースをダイオード（７）を介して出
   力端子（９）に接続し、 第２の入力端子（２）を第２の増幅回路（Ｂ）の入力端
   子に接続し、該第２の増幅回路の出力端子を第２の電界
   効果形トランジスタＦＥＴ（６）のゲートに接続し、該
   第２の電界効果形トランジスタＦＥＴのドレイン端子と
   前記第２の増幅回路の電源端子とを共通化して第２の電
   圧制御端子（５）に接続し、前記第２の電界効果形トラ
   ンジスタＦＥＴのソースをダイオード（８）を介して出
   力端子（９）に接続し、 かつ前記出力端子を電流源（４９）を介して一定電位に
   接続して成り、前記第１の電圧制御端子と第２の電圧制
   御端子にそれぞれ印加される電圧レベルのロー、ハイの
   組み合わせにより、前記第１、第２の入力端子の何れか
   一方から入力される信号を選択して出力端子から出力す
   ることを特徴とするスイッチ回路。 ２、第１、第２の入力端子からそれぞれ入力される信号
   の何れか一方を選択して出力端子から出力するスイッチ
   回路であって、 第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
   子に接続し、該第１の増幅回路の出力端子を第１の電界
   効果形トランジスタＦＥＴ（４）のゲートに接続し、前
   記第１の増幅回路の電源端子を第１の電圧制御端子（３
   ）に接続し、第２の入力端子（２）を第２の増幅回路（
   Ｂ）の入力端子に接続し、該第２の増幅回路の出力端子
   を第２の電界効果形トランジスタＦＥＴ（６）のゲート
   に接続し、前記第２の増幅回路の電源端子を第２の電圧
   制御端子（５）に接続し、前記第１の電界効果形トラン
   ジスタＦＥＴ（４）のドレイン端子と前記第２の電界効
   果形トランジスタＦＥＴ（６）のそれとを共通化して電
   源電圧端子（４１）に接続し、 前記第１の電界効果形トランジスタＦＥＴ（４）のソー
   ス端子と前記第２の電界効果形トランジスタＦＥＴ（６
   ）のそれとを共通化して出力端子（９）に接続すると共
   に電流源（４９）を介して一定電位に接続して成り、前
   記第１の電圧制御端子と第２の電圧制御端子にそれぞれ
   印加される電圧レベルのロー、ハイの組み合わせにより
   、前記第１、第２の入力端子の何れか一方から入力され
   る信号を選択して出力端子から出力することを特徴とす
   るスイッチ回路。 ３、第１、第２の入力端子からそれぞれ入力される信号
   の何れか一方を選択して出力端子から出力するスイッチ
   回路であって、 第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
   子に接続し、該第１の増幅回路の出力端子を第１の電界
   効果形トランジスタＦＥＴ（４）のゲートに接続し、該
   第１の電界効果形トランジスタＦＥＴのドレイン端子を
   ダイオード（４２）を介して前記第１の増幅回路の電源
   端子と共通化すると共に第１の電圧制御端子（３）に接
   続し、前記第１の電界効果形トランジスタＦＥＴのソー
   スを出力端子（９）に接続し、第２の入力端子（２）を
   第２の増幅回路（Ｂ）の入力端子に接続し、該第２の増
   幅回路の出力端子を第２の電界効果形トランジスタＦＥ
   Ｔ（６）のゲートに接続し、該第２の電界効果形トラン
   ジスタＦＥＴのドレイン端子をダイオード（４３）を介
   して前記第２の増幅回路の電源端子と共通化すると共に
   第２の電圧制御端子（５）に接続し、前記第２の電界効
   果形トランジスタＦＥＴのソースを出力端子（９）に接
   続し、かつ前記出力端子を電流源（４９）を介して一定
   電位に接続して成り、前記第１の電圧制御端子と第２の
   電圧制御端子にそれぞれ印加される電圧レベルのロー、
   ハイの組み合わせにより、前記第１、第２の入力端子の
   何れか一方から入力される信号を選択して出力端子から
   出力することを特徴とするスイッチ回路。 ４、Ｎ個（但しＮは２または２を超える整数）の入力端
   子からそれぞれ入力される信号の何れか一つを選択して
   共通の出力端子から出力するスイッチ回路であって、 一つの入力端子（４４）を増幅回路（Ｃ）の入力端子に
   接続し、該増幅回路の出力端子を電界効果形トランジス
   タＦＥＴ（４６）のゲートに接続し、該電界効果形トラ
   ンジスタＦＥＴのドレイン端子と前記増幅回路の電源端
   子とを共通化して一つの電圧制御端子（４５）に接続し
   、前記電界効果形トランジスタＦＥＴのソースをダイオ
   ード（４７）を介して共通の出力端子（９）に接続する
   如き単位回路をＮ個具備すると共に、前記共通の出力端
   子を電流源（４９）を介して一定電位に接続して成り、
   前記Ｎ個の電圧制御端子の何れか一つと他に印加される
   電圧レベルのロー、ハイの組み合わせにより、前記Ｎ個
   の入力端子の何れか一つから入力される信号を選択して
   前記共通の出力端子から出力することを特徴とするスイ
   ッチ回路。 ５、Ｎ個（但しＮは２または２を超える整数）の入力端
   子からそれぞれ入力される信号の何れか一つを選択して
   共通の出力端子から出力するスイッチ回路であって、 一つの入力端子（４４）を増幅回路（Ｃ）の入力端子に
   接続し、該増幅回路の出力端子を電界効果形トランジス
   タＦＥＴ（４６）のゲートに接続し、該電界効果形トラ
   ンジスタＦＥＴのドレイン端子をダイオード（４８）を
   介して前記増幅回路の電源端子と共通化すると共に一つ
   の電圧制御端子（４５）に接続し、前記電界効果形トラ
   ンジスタＦＥＴのソースを共通の出力端子（９）に接続
   する如き単位回路をＮ個具備すると共に、前記共通の出
   力端子を電流源（４９）を介して一定電位に接続して成
   り、前記Ｎ個の電圧制御端子の何れか一つと他に印加さ
   れる電圧レベルのロー、ハイの組み合わせにより、前記
   Ｎ個の入力端子の何れか一つから入力される信号を選択
   して前記共通の出力端子から出力することを特徴とする
   スイッチ回路。 ６、Ｎ個（但しＮは２または２を超える整数）の入力端
   子からそれぞれ入力される信号の何れか一つを選択して
   共通の出力端子から出力するスイッチ回路であって、 一つの入力端子（４４）を増幅回路（Ｃ）の入力端子に
   接続し、該増幅回路の出力端子を電界効果形トランジス
   タＦＥＴ（４６）のゲートに接続し、該増幅回路の電源
   端子を一つの電圧制御端子（４５）に接続し、前記電界
   効果形トランジスタＦＥＴのドレイン端子を共通の電源
   電圧端子（４１）に接続し、前記電界効果形トランジス
   タＦＥＴのソースを共通の出力端子（９）に接続する如
   き単位回路をＮ個具備すると共に、前記共通の出力端子
   を電流源（４９）を介して一定電位に接続して成り、前
   記Ｎ個の電圧制御端子の何れか一つと他に印加される電
   圧レベルのロー、ハイの組み合わせにより、前記Ｎ個の
   入力端子の何れか一つから入力される信号を選択して前
   記共通の出力端子から出力することを特徴とするスイッ
   チ回路。 ７、請求項３に記載のスイッチ回路において、前記第１
   の電界効果形トランジスタＦＥＴ（４）のドレイン端子
   と前記第２の電界効果形トランジスタＦＥＴ（６）のド
   レイン端子とを接続して共通化したことを特徴とするス
   イッチ回路。 ８、請求項５に記載のスイッチ回路において、前記Ｎ個
   の電界効果形トランジスタＦＥＴの各ドレイン端子を相
   互接続して共通化したことを特徴とするスイッチ回路。