JPH08204530A - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPH08204530A JPH08204530A JP7027309A JP2730995A JPH08204530A JP H08204530 A JPH08204530 A JP H08204530A JP 7027309 A JP7027309 A JP 7027309A JP 2730995 A JP2730995 A JP 2730995A JP H08204530 A JPH08204530 A JP H08204530A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【目的】本発明は低挿入損失とアイソレーシヨンを所望
の周波数において同時に確保できるスイツチ回路を実現
する。 【構成】スイツチ用集積回路に内蔵されている電界効果
トランジスタのドレイン−ソース間に対して並列にイン
ダクタを外部接続し、当該インダクタと電界効果トラン
ジスタのオフ容量とを並列共振させる。このときインダ
クタンスを調整することにより所望の周波数において低
挿入損失と十分なアイソレーシヨンを同時に確保する。
の周波数において同時に確保できるスイツチ回路を実現
する。 【構成】スイツチ用集積回路に内蔵されている電界効果
トランジスタのドレイン−ソース間に対して並列にイン
ダクタを外部接続し、当該インダクタと電界効果トラン
ジスタのオフ容量とを並列共振させる。このときインダ
クタンスを調整することにより所望の周波数において低
挿入損失と十分なアイソレーシヨンを同時に確保する。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１０） 発明が解決しようとする課題（図１１及び図１２） 課題を解決するための手段（図１、図３及び図５） 作用 実施例（図１〜図９） （１）第１の実施例（図１及び図２） （１−１）基本構成（図１） （１−２）応用例（図２） （２）第２の実施例（図３及び図４） （２−１）基本構成（図３） （２−２）応用例（図４） （３）第３の実施例（図５及び図６） （３−１）基本構成（図５） （３−２）応用例（図６〜図９） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はスイツチ回路に関し、特
に高周波信号の入出力を切り替えるものに適用して好適
なものである。
に高周波信号の入出力を切り替えるものに適用して好適
なものである。
【０００３】
【従来の技術】現在、自動車電話や携帯電話等の移動体
通信システムがビジネスとして大きく発展してきてい
る。ところで都市部では通信回路の不足が深刻になつて
きており、各国で様々な移動体通信システムの実用化が
進められている。これらの通信システムではアナログ通
信方式でなくデイジタル通信方式が多くの場合採用され
ており、また通信帯域も現在の移動体通信システムより
高周波側の準マイクロ波帯が使用されている。
通信システムがビジネスとして大きく発展してきてい
る。ところで都市部では通信回路の不足が深刻になつて
きており、各国で様々な移動体通信システムの実用化が
進められている。これらの通信システムではアナログ通
信方式でなくデイジタル通信方式が多くの場合採用され
ており、また通信帯域も現在の移動体通信システムより
高周波側の準マイクロ波帯が使用されている。
【０００４】そして準マイクロ波帯の信号を送受するこ
れら通信システムでは携帯端末の信号処理部に半導体電
界効果トランジスタ（ＦＥＴ）が多くの場合用いられて
いる。特に携帯性が重視される携帯端末の場合、小型
化、低電圧駆動化、および低消費電力化を実現できるＧ
ａＡｓＦＥＴを使用したモノリシツク・マイクロウエー
ブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）
という）の開発が重要視されている。中でも携帯端末内
で高周波信号を切り替える高周波スイツチがキーデバイ
スの１つとなつてきている。
れら通信システムでは携帯端末の信号処理部に半導体電
界効果トランジスタ（ＦＥＴ）が多くの場合用いられて
いる。特に携帯性が重視される携帯端末の場合、小型
化、低電圧駆動化、および低消費電力化を実現できるＧ
ａＡｓＦＥＴを使用したモノリシツク・マイクロウエー
ブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave IC ）
という）の開発が重要視されている。中でも携帯端末内
で高周波信号を切り替える高周波スイツチがキーデバイ
スの１つとなつてきている。
【０００５】さて昨今運用が開始され始めている移動体
通信システムでは前述のようにデイジタル方式が多く採
用されている。中でもＴＤＭＡ(Time Division Multipl
e Access）方式が用いられる場合が多い。このＴＤＭＡ
方式は通信帯域を所定の時間単位ごとに分割し、分割さ
れた時間を送信、受信又は他の回線のいずれかに振り分
ける通信方式である。従つて端末側では送信と受信が同
時に行わなれないように、アンテナ端子を送信部（Tx）
又は受信部（Rx）に切り替えるスイツチ回路が用いられ
る場合が多い。
通信システムでは前述のようにデイジタル方式が多く採
用されている。中でもＴＤＭＡ(Time Division Multipl
e Access）方式が用いられる場合が多い。このＴＤＭＡ
方式は通信帯域を所定の時間単位ごとに分割し、分割さ
れた時間を送信、受信又は他の回線のいずれかに振り分
ける通信方式である。従つて端末側では送信と受信が同
時に行わなれないように、アンテナ端子を送信部（Tx）
又は受信部（Rx）に切り替えるスイツチ回路が用いられ
る場合が多い。
【０００６】このような通信端末装置の例を図１０に示
す。このスイツチ回路ＳＷにおける送信信号Ｗ１又は受
信信号Ｗ２のロスが大きいと信号の品質が劣化してしま
う。この劣化を避けるにはロス分だけ信号パワーを増加
させなければならない。従つてスイツチ回路ＳＷでの損
失はできるだけ小さい方が望ましい。また送信信号Ｗ１
が受信側に多量に漏れると受信部３のデバイスが破壊さ
れる可能性がある。また送信部４と受信部３とのアイソ
レーシヨンが十分でないと信号が歪む原因にもなる。従
つて送信部３と受信部４は十分なアイソレーシヨンをと
る必要がある。このようにスイツチ回路ＳＷには優れた
高周波特性と、高速切り替え速度が要求されるためＧａ
ＡｓＦＥＴがスイツチングデバイスとして用いられる場
合が多い。
す。このスイツチ回路ＳＷにおける送信信号Ｗ１又は受
信信号Ｗ２のロスが大きいと信号の品質が劣化してしま
う。この劣化を避けるにはロス分だけ信号パワーを増加
させなければならない。従つてスイツチ回路ＳＷでの損
失はできるだけ小さい方が望ましい。また送信信号Ｗ１
が受信側に多量に漏れると受信部３のデバイスが破壊さ
れる可能性がある。また送信部４と受信部３とのアイソ
レーシヨンが十分でないと信号が歪む原因にもなる。従
つて送信部３と受信部４は十分なアイソレーシヨンをと
る必要がある。このようにスイツチ回路ＳＷには優れた
高周波特性と、高速切り替え速度が要求されるためＧａ
ＡｓＦＥＴがスイツチングデバイスとして用いられる場
合が多い。
【０００７】ＦＥＴをスイツチングデバイスとして用い
る場合、ＦＥＴのピンチオフ電圧より十分高いゲートバ
イアスを印加してドレイン−ソース間を低インピーダン
ス化することによりＦＥＴをオン状態に制御し、逆にＦ
ＥＴのピンチオフ電圧より十低いゲートバイアスを印加
してドレイン−ソース間を高インピーダンス化すること
によりＦＥＴをオフ状態に制御する。
る場合、ＦＥＴのピンチオフ電圧より十分高いゲートバ
イアスを印加してドレイン−ソース間を低インピーダン
ス化することによりＦＥＴをオン状態に制御し、逆にＦ
ＥＴのピンチオフ電圧より十低いゲートバイアスを印加
してドレイン−ソース間を高インピーダンス化すること
によりＦＥＴをオフ状態に制御する。
【０００８】現在市販されているＧａＡｓＦＥＴの場
合、オン状態のときドレイン−ソース間に接続された抵
抗成分と近似でき、またオフ状態のときドレイン−ソー
ス間接続された容量成分と近似できる。このときＦＥＴ
の抵抗値及び容量値はそれぞれ、ＦＥＴのゲート幅（W
g）当たり数〔Ω／mm〕及び数百〔fF／mm〕とできる。
例えば抵抗Ｒonは２〔Ω／mm〕、容量Ｃoff は３００
〔fF／mm〕となる。
合、オン状態のときドレイン−ソース間に接続された抵
抗成分と近似でき、またオフ状態のときドレイン−ソー
ス間接続された容量成分と近似できる。このときＦＥＴ
の抵抗値及び容量値はそれぞれ、ＦＥＴのゲート幅（W
g）当たり数〔Ω／mm〕及び数百〔fF／mm〕とできる。
例えば抵抗Ｒonは２〔Ω／mm〕、容量Ｃoff は３００
〔fF／mm〕となる。
【０００９】
【発明が解決しようとする課題】ところでこのようなＦ
ＥＴを単独に用いて準マイクロ波信号をスイツチングす
る場合、損失を十分抑えると、十分なアイソレーシヨン
を取ることができない。また十分なアイソレーシヨンを
確保すると、損失が大きくなつてしまう。すなわち十分
小さな挿入損失を実現するためには、ＦＥＴのゲート幅
をある程度増加させてオン抵抗を減少させる必要がある
が、一方でゲート幅を増加させるとオフ時のドレイン−
ソース間容量が増加するためアイソレーシヨンが悪化す
るおそれがある。
ＥＴを単独に用いて準マイクロ波信号をスイツチングす
る場合、損失を十分抑えると、十分なアイソレーシヨン
を取ることができない。また十分なアイソレーシヨンを
確保すると、損失が大きくなつてしまう。すなわち十分
小さな挿入損失を実現するためには、ＦＥＴのゲート幅
をある程度増加させてオン抵抗を減少させる必要がある
が、一方でゲート幅を増加させるとオフ時のドレイン−
ソース間容量が増加するためアイソレーシヨンが悪化す
るおそれがある。
【００１０】このためマイクロ波信号をスイツチングす
る場合には、図１１（Ａ）に示すように、信号経路に対
してシリーズの位置にＦＥＴ１を配置し、さらに信号経
路とグランドとの間のシヤントの位置にＦＥＴ２を配置
する場合が多い。例えば信号帯域が２〔GHz 〕の場合、
シリーズの位置に配置された１個のＧａＡｓＦＥＴとシ
ヤントの位置に配置された１個のＧａＡｓＦＥＴでなる
スイツチ回路によつて容易に１〔dB〕以下の挿入損失と
20〔dB〕以上のアイソレーシヨンを確保できる。
る場合には、図１１（Ａ）に示すように、信号経路に対
してシリーズの位置にＦＥＴ１を配置し、さらに信号経
路とグランドとの間のシヤントの位置にＦＥＴ２を配置
する場合が多い。例えば信号帯域が２〔GHz 〕の場合、
シリーズの位置に配置された１個のＧａＡｓＦＥＴとシ
ヤントの位置に配置された１個のＧａＡｓＦＥＴでなる
スイツチ回路によつて容易に１〔dB〕以下の挿入損失と
20〔dB〕以上のアイソレーシヨンを確保できる。
【００１１】ところで図１１（Ａ）のようにシヤントの
位置にＦＥＴを配置する場合には、シヤントＦＥＴはグ
ランドに接続されるので、図１１（Ｂ）のようにＦＥＴ
を容量等によりＤＣ的に分離しない限り、ＦＥＴのドレ
イン領域及びソース領域はＤＣ的には０〔Ｖ〕となる。
さて一般にＧａＡｓＦＥＴを充分にオフするためには、
ゲートバイアスをドレイン領域及びソース領域に対して
負にバイアスしなければならない。
位置にＦＥＴを配置する場合には、シヤントＦＥＴはグ
ランドに接続されるので、図１１（Ｂ）のようにＦＥＴ
を容量等によりＤＣ的に分離しない限り、ＦＥＴのドレ
イン領域及びソース領域はＤＣ的には０〔Ｖ〕となる。
さて一般にＧａＡｓＦＥＴを充分にオフするためには、
ゲートバイアスをドレイン領域及びソース領域に対して
負にバイアスしなければならない。
【００１２】従つてＦＥＴを制御するためには負電源が
必要となる。しかしこのようなスイツチ回路を上述のセ
ルラーや携帯電話の端末に用いると、負電源はＤＣ−Ｄ
Ｃコンバータ等を必要とするため、コスト、サイズ及び
消費電力の点で好ましくない。そこで負電源を使用しな
いための工夫が現在、ＧａＡｓモノリシツクマイクロウ
エイブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave I
C ））においてなされている。このＩＣの場合、チツプ
内のシヤントＦＥＴとグランドの間に容量を設け、スイ
ツチ回路中のＦＥＴをＤＣ的にグランドより分離してい
る。しかしこの場合、ＤＣカツト用に設けた容量は準マ
イクロ波領域ではサイズ的にかなり大きくなつてしま
う。従つて安価なＩＣを作るという点で不利になる。
必要となる。しかしこのようなスイツチ回路を上述のセ
ルラーや携帯電話の端末に用いると、負電源はＤＣ−Ｄ
Ｃコンバータ等を必要とするため、コスト、サイズ及び
消費電力の点で好ましくない。そこで負電源を使用しな
いための工夫が現在、ＧａＡｓモノリシツクマイクロウ
エイブＩＣ（以下、ＭＭＩＣ（Monolithic Microwave I
C ））においてなされている。このＩＣの場合、チツプ
内のシヤントＦＥＴとグランドの間に容量を設け、スイ
ツチ回路中のＦＥＴをＤＣ的にグランドより分離してい
る。しかしこの場合、ＤＣカツト用に設けた容量は準マ
イクロ波領域ではサイズ的にかなり大きくなつてしま
う。従つて安価なＩＣを作るという点で不利になる。
【００１３】またＳＰＤＴ（Single Pole Dual Throw）
スイツチ回路等のようにＦＥＴによつて信号を複数ヶ所
に切り替えるスイツチ回路の場合にはアイソレーシヨン
の大きさを無視したとしても挿入損失をある一定の値以
下にはできない問題がある。これを図１２のＳＰＤＴス
イツチ回路で説明する。例えばＲＦ１−ＲＦ２間がオン
状態のとき（ＦＥＴ１がオン状態であり、ＦＥＴ２がオ
フ状態）、オフ状態にあるＦＥＴ２のオフ容量Ｃdsを介
してＲＦ１−ＲＦ２間を通過する信号が漏れるため挿入
損失が劣化する。
スイツチ回路等のようにＦＥＴによつて信号を複数ヶ所
に切り替えるスイツチ回路の場合にはアイソレーシヨン
の大きさを無視したとしても挿入損失をある一定の値以
下にはできない問題がある。これを図１２のＳＰＤＴス
イツチ回路で説明する。例えばＲＦ１−ＲＦ２間がオン
状態のとき（ＦＥＴ１がオン状態であり、ＦＥＴ２がオ
フ状態）、オフ状態にあるＦＥＴ２のオフ容量Ｃdsを介
してＲＦ１−ＲＦ２間を通過する信号が漏れるため挿入
損失が劣化する。
【００１４】従つてＦＥＴ１及びＦＥＴ２のゲート幅を
同じにした場合には、ゲート幅を増加させてオン状態に
あるＦＥＴのオン抵抗を減少させ、オン状態にあるＦＥ
Ｔの信号損失を減少させても、オフ状態にあるＦＥＴの
オフ容量Ｃdsが増加してオフ状態のＦＥＴより漏れる信
号が増すため、ある一定以下には挿入損失は下がらなく
なる。このためＦＥＴを用いて信号を複数方向に切り替
える図１２のようなスイツチ回路では（オンオフスイツ
チであるＳＰＳＴ（Single Pole Single Throw）スイツ
チ以外は）、挿入損失を低下させる面でも限界があつ
た。
同じにした場合には、ゲート幅を増加させてオン状態に
あるＦＥＴのオン抵抗を減少させ、オン状態にあるＦＥ
Ｔの信号損失を減少させても、オフ状態にあるＦＥＴの
オフ容量Ｃdsが増加してオフ状態のＦＥＴより漏れる信
号が増すため、ある一定以下には挿入損失は下がらなく
なる。このためＦＥＴを用いて信号を複数方向に切り替
える図１２のようなスイツチ回路では（オンオフスイツ
チであるＳＰＳＴ（Single Pole Single Throw）スイツ
チ以外は）、挿入損失を低下させる面でも限界があつ
た。
【００１５】本発明は以上の点を考慮してなされたもの
で、所望の周波数のマイクロ波信号を低挿入損失、かつ
高アイソレーシヨンでスイツチングすることができるス
イツチ回路を提案しようとするものである。
で、所望の周波数のマイクロ波信号を低挿入損失、かつ
高アイソレーシヨンでスイツチングすることができるス
イツチ回路を提案しようとするものである。
【００１６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ドレイン−ソース間を信号通路と
する電界効果トランジスタ（ＦＥＴ１１）と、電界効果
トランジスタ（ＦＥＴ１１）のゲート端子に接続された
高インピーダンス素子（Ｒ１１）と、電界効果トランジ
スタ（ＦＥＴ１１）のドレイン端子およびソース端子に
接続される第１及び第２の入出力端子（ＲＦ１及びＲＦ
２）とを備えるスイツチ用集積回路（ＩＣ）と、スイツ
チ用集積回路（ＩＣ）の外部に設けられ、第１及び第２
の入出力端子間（ＲＦ１及びＲＦ２間）を接続するイン
ダクタ（Ｌ１１）とによつてスイツチ回路を構成する。
め本発明においては、ドレイン−ソース間を信号通路と
する電界効果トランジスタ（ＦＥＴ１１）と、電界効果
トランジスタ（ＦＥＴ１１）のゲート端子に接続された
高インピーダンス素子（Ｒ１１）と、電界効果トランジ
スタ（ＦＥＴ１１）のドレイン端子およびソース端子に
接続される第１及び第２の入出力端子（ＲＦ１及びＲＦ
２）とを備えるスイツチ用集積回路（ＩＣ）と、スイツ
チ用集積回路（ＩＣ）の外部に設けられ、第１及び第２
の入出力端子間（ＲＦ１及びＲＦ２間）を接続するイン
ダクタ（Ｌ１１）とによつてスイツチ回路を構成する。
【００１７】また本発明においては、第１、第２及び第
３の入出力端子（ＲＦ１）、（ＲＦ２）、（ＲＦ３）
と、第１及び第２の入出力端子（ＲＦ１及びＲＦ２）に
ドレイン端子及びソース端子が接続された第１の電界効
果トランジスタ（ＦＥＴ２１）と、第１及び第３の入出
力端子（ＲＦ１及びＲＦ３）にドレイン端子及びソース
端子が接続された第２の電界効果トランジスタ（ＦＥＴ
２２）と、第１及び第２の電界効果トランジスタ（ＦＥ
Ｔ２１及びＦＥＴ２２）のゲート端子に接続された第１
及び第２の高インピーダンス素子（Ｒ２１及びＲ２２）
とを備えるスイツチ用集積回路（ＩＣ）と、スイツチ用
集積回路（ＩＣ）の外部に設けられ、第１の入出力端子
（ＲＦ１）と第２の入出力端子（ＲＦ２）間及び第１の
入出力端子（ＲＦ１）と第３の入出力端子（ＲＦ３）間
を接続する第１及び第２のインダクタ（Ｌ２１）、（Ｌ
２２）とによつてスイツチ回路を構成する。
３の入出力端子（ＲＦ１）、（ＲＦ２）、（ＲＦ３）
と、第１及び第２の入出力端子（ＲＦ１及びＲＦ２）に
ドレイン端子及びソース端子が接続された第１の電界効
果トランジスタ（ＦＥＴ２１）と、第１及び第３の入出
力端子（ＲＦ１及びＲＦ３）にドレイン端子及びソース
端子が接続された第２の電界効果トランジスタ（ＦＥＴ
２２）と、第１及び第２の電界効果トランジスタ（ＦＥ
Ｔ２１及びＦＥＴ２２）のゲート端子に接続された第１
及び第２の高インピーダンス素子（Ｒ２１及びＲ２２）
とを備えるスイツチ用集積回路（ＩＣ）と、スイツチ用
集積回路（ＩＣ）の外部に設けられ、第１の入出力端子
（ＲＦ１）と第２の入出力端子（ＲＦ２）間及び第１の
入出力端子（ＲＦ１）と第３の入出力端子（ＲＦ３）間
を接続する第１及び第２のインダクタ（Ｌ２１）、（Ｌ
２２）とによつてスイツチ回路を構成する。
【００１８】さらに本発明においては、第１、第２、第
３及び第４の入出力端子（ＲＦ１、ＲＦ２、ＲＦ３、Ｒ
Ｆ４）と、第１及び第２の入出力端子（ＲＦ１及びＲＦ
２）にドレイン端子及びソース端子が接続された第１の
電界効果トランジスタ（ＦＥＴ３１）と、第２及び第３
の入出力端子（ＲＦ２及びＲＦ３）にドレイン端子及び
ソース端子が接続された第２の電界効果トランジスタ
（ＦＥＴ３２）と、第３及び第４の入出力端子（ＲＦ３
及びＲＦ４）にドレイン端子及びソース端子が接続され
た第３の電界効果トランジスタ（ＦＥＴ３３）と、第４
及び第１の入出力端子（ＲＦ４及びＲＦ１）にドレイン
端子及びソース端子が接続された第４の電界効果トラン
ジスタ（ＦＥＴ３４）と、第１、第２、第３及び第４の
電界効果トランジスタ（ＦＥＴ３１〜ＦＥＴ３４）にお
けるそれぞれのゲート端子に接続された第１、第２、第
３及び第４の高インピーダンス素子（Ｒ３１〜Ｒ３４）
とを備えるスイツチ用集積回路（ＩＣ）と、スイツチ用
集積回路（ＩＣ）の外部に設けられ、第１の入出力端子
（ＲＦ１）と第２の入出力端子（ＲＦ２）の間、第２の
入出力端子（ＲＦ２）と第３の入出力端子（ＲＦ３）の
間、第３の入出力端子（ＲＦ３）と第４の入出力端子
（ＲＦ４）の間、第４の入出力端子（ＲＦ４）と第１の
入出力端子（ＲＦ１）の間をそれぞれ接続する第１、第
２、第３及び第４のインダクタ（Ｌ３１〜Ｌ３４）とに
よつて構成する。
３及び第４の入出力端子（ＲＦ１、ＲＦ２、ＲＦ３、Ｒ
Ｆ４）と、第１及び第２の入出力端子（ＲＦ１及びＲＦ
２）にドレイン端子及びソース端子が接続された第１の
電界効果トランジスタ（ＦＥＴ３１）と、第２及び第３
の入出力端子（ＲＦ２及びＲＦ３）にドレイン端子及び
ソース端子が接続された第２の電界効果トランジスタ
（ＦＥＴ３２）と、第３及び第４の入出力端子（ＲＦ３
及びＲＦ４）にドレイン端子及びソース端子が接続され
た第３の電界効果トランジスタ（ＦＥＴ３３）と、第４
及び第１の入出力端子（ＲＦ４及びＲＦ１）にドレイン
端子及びソース端子が接続された第４の電界効果トラン
ジスタ（ＦＥＴ３４）と、第１、第２、第３及び第４の
電界効果トランジスタ（ＦＥＴ３１〜ＦＥＴ３４）にお
けるそれぞれのゲート端子に接続された第１、第２、第
３及び第４の高インピーダンス素子（Ｒ３１〜Ｒ３４）
とを備えるスイツチ用集積回路（ＩＣ）と、スイツチ用
集積回路（ＩＣ）の外部に設けられ、第１の入出力端子
（ＲＦ１）と第２の入出力端子（ＲＦ２）の間、第２の
入出力端子（ＲＦ２）と第３の入出力端子（ＲＦ３）の
間、第３の入出力端子（ＲＦ３）と第４の入出力端子
（ＲＦ４）の間、第４の入出力端子（ＲＦ４）と第１の
入出力端子（ＲＦ１）の間をそれぞれ接続する第１、第
２、第３及び第４のインダクタ（Ｌ３１〜Ｌ３４）とに
よつて構成する。
【００１９】
【作用】低挿入損失になるように電界効果トランジスタ
（ＦＥＴ）のゲート幅を増加させた場合でも、電界効果
トランジスタ（ＦＥＴ）のドレイン−ソース間に対して
並列に外部接続されたインダクタ（２）と当該電界効果
トランジスタ（ＦＥＴ）のオフ容量とによつて所望の周
波数に並列共振させることにより、十分なアイソレーシ
ヨンを確保することができる。
（ＦＥＴ）のゲート幅を増加させた場合でも、電界効果
トランジスタ（ＦＥＴ）のドレイン−ソース間に対して
並列に外部接続されたインダクタ（２）と当該電界効果
トランジスタ（ＦＥＴ）のオフ容量とによつて所望の周
波数に並列共振させることにより、十分なアイソレーシ
ヨンを確保することができる。
【００２０】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２１】（１）第１の実施例 （１−１）基本構成 図１にＳＰＳＴ（Single Pole Single Throw）スイツチ
１１を示す。このＳＰＳＴスイツチ１１は集積回路（Ｉ
Ｃ）と、集積回路（ＩＣ）内の信号線路に対して並列接
続されたインダクタＬ１１とによつてなり、インダクタ
Ｌ１１を集積回路に対して外付けしたことを特徴として
いる。ここで集積回路（ＩＣ）は信号経路に対してシリ
ーズの位置に配置されたＦＥＴ１１と、そのゲート端子
に接続された抵抗Ｒ１１と、ドレイン端子及びソース端
子に接続されたバイアス用の抵抗Ｒ１２及びＲ１３とに
よつて構成されている。
１１を示す。このＳＰＳＴスイツチ１１は集積回路（Ｉ
Ｃ）と、集積回路（ＩＣ）内の信号線路に対して並列接
続されたインダクタＬ１１とによつてなり、インダクタ
Ｌ１１を集積回路に対して外付けしたことを特徴として
いる。ここで集積回路（ＩＣ）は信号経路に対してシリ
ーズの位置に配置されたＦＥＴ１１と、そのゲート端子
に接続された抵抗Ｒ１１と、ドレイン端子及びソース端
子に接続されたバイアス用の抵抗Ｒ１２及びＲ１３とに
よつて構成されている。
【００２２】因にＦＥＴ１１のドレイン端子、ソース端
子、ゲートバイアス抵抗Ｒ１１、バイアス抵抗Ｒ１２及
びＲ１３はそれぞれＩＣ外部に設けられた端子ＲＦ１、
ＲＦ２、ＶCTL 、Ｖbiasに接続されている。さて「従来
の技術」の項においても述べたように、ＦＥＴ単体では
良好な挿入損失とアイソレーシヨンの両立は一般に難し
い。
子、ゲートバイアス抵抗Ｒ１１、バイアス抵抗Ｒ１２及
びＲ１３はそれぞれＩＣ外部に設けられた端子ＲＦ１、
ＲＦ２、ＶCTL 、Ｖbiasに接続されている。さて「従来
の技術」の項においても述べたように、ＦＥＴ単体では
良好な挿入損失とアイソレーシヨンの両立は一般に難し
い。
【００２３】しかしこのＳＰＳＴスイツチ１１の場合、
インダクタＬ１１がドレイン−ソース間に対して並行に
外付けされているため、低挿入損失になるようにＦＥＴ
のゲート幅を増加させた場合でもＦＥＴのドレイン−ソ
ース間に存在するオフ容量Ｃoff と外付けインダクタＬ
１１のインダクタンスとを所望の周波数で並列共振させ
ることができる。これによりＳＰＳＴスイツチ１１を用
いれば低挿入損失でありながら十分なアイソレーシヨン
を確保できることが分かる。
インダクタＬ１１がドレイン−ソース間に対して並行に
外付けされているため、低挿入損失になるようにＦＥＴ
のゲート幅を増加させた場合でもＦＥＴのドレイン−ソ
ース間に存在するオフ容量Ｃoff と外付けインダクタＬ
１１のインダクタンスとを所望の周波数で並列共振させ
ることができる。これによりＳＰＳＴスイツチ１１を用
いれば低挿入損失でありながら十分なアイソレーシヨン
を確保できることが分かる。
【００２４】またこのＳＰＳＴスイツチ１１の場合、シ
ヤントＦＥＴとグランド間に容量を取り込むスイツチ
（図１１（Ｂ））に比べてシヤントＦＥＴと容量の面積
だけチツプサイズを小さく抑えることができる。これに
より製造コストを低下させることができる。またインダ
クタＬ１１が外付けであるため所望の周波数に合わせて
インダクタンスを選べるので汎用性も向上できる。
ヤントＦＥＴとグランド間に容量を取り込むスイツチ
（図１１（Ｂ））に比べてシヤントＦＥＴと容量の面積
だけチツプサイズを小さく抑えることができる。これに
より製造コストを低下させることができる。またインダ
クタＬ１１が外付けであるため所望の周波数に合わせて
インダクタンスを選べるので汎用性も向上できる。
【００２５】さらにインダクタＬ１１をＩＣチツプ内部
に取り込むことも考えられるが、外付けの場合には内蔵
する場合に比してインダクタＬ１１の面積だけチツプサ
イズを小さくできるためコストを下げることができる。
またＩＣ構成としたことにより、同様の回路をデイスク
リート部品で構成する場合に比して小型化と、低コスト
化を実現できる。さらにこの場合、バイアス線等が単純
な構成となるため性能を高めることも容易である。
に取り込むことも考えられるが、外付けの場合には内蔵
する場合に比してインダクタＬ１１の面積だけチツプサ
イズを小さくできるためコストを下げることができる。
またＩＣ構成としたことにより、同様の回路をデイスク
リート部品で構成する場合に比して小型化と、低コスト
化を実現できる。さらにこの場合、バイアス線等が単純
な構成となるため性能を高めることも容易である。
【００２６】（１−２）応用例 次にこのＳＰＳＴスイツチ１１をＴＤＭＡ通信方式用の
アンテナスイツチ回路として応用する場合の回路構成を
図２に示す。この例では共振周波数を送信周波数とする
ＳＰＳＴスイツチ１１をアンテナ２及び送信部１２間に
配置するものとする。またアンテナ２及び受信部１３間
に、送信周波数の1/4 波長の分布定数線路１４と受信周
波数のバンドパスフイルタ１５を配置している。これに
よりアンテナ２及び受信部１３間は送信周波数に対して
十分なアイソレーシヨンが得られると共に、受信周波数
の信号を導通し得る状態に制御できる回路構成となつて
いる。
アンテナスイツチ回路として応用する場合の回路構成を
図２に示す。この例では共振周波数を送信周波数とする
ＳＰＳＴスイツチ１１をアンテナ２及び送信部１２間に
配置するものとする。またアンテナ２及び受信部１３間
に、送信周波数の1/4 波長の分布定数線路１４と受信周
波数のバンドパスフイルタ１５を配置している。これに
よりアンテナ２及び受信部１３間は送信周波数に対して
十分なアイソレーシヨンが得られると共に、受信周波数
の信号を導通し得る状態に制御できる回路構成となつて
いる。
【００２７】以上の構成において、通信端末装置１６の
送受信動作を説明する。まず送信時、ＳＰＳＴスイツチ
１１がオン状態となる。このときアンテナ２及び受信部
１３間は送信周波数に対して十分なアイソレーシヨンが
確保されているので、アンテナ２は送信部１２に接続さ
れる。逆に受信時、ＳＰＳＴスイツチ１１はオフ状態と
なる。このときアンテナ２及び送信部１２間は受信周波
数に対して十分なアイソレーシヨンが確保されているの
に対してアンテナ２及び受信部１３間は導通状態となる
ので、アンテナ２は受信部１３に接続される。
送受信動作を説明する。まず送信時、ＳＰＳＴスイツチ
１１がオン状態となる。このときアンテナ２及び受信部
１３間は送信周波数に対して十分なアイソレーシヨンが
確保されているので、アンテナ２は送信部１２に接続さ
れる。逆に受信時、ＳＰＳＴスイツチ１１はオフ状態と
なる。このときアンテナ２及び送信部１２間は受信周波
数に対して十分なアイソレーシヨンが確保されているの
に対してアンテナ２及び受信部１３間は導通状態となる
ので、アンテナ２は受信部１３に接続される。
【００２８】以上のようにＳＰＳＴスイツチ１１をＴＤ
ＭＡ通信用スイツチに用いれば、小さな挿入損失と高ア
イソレーシヨンを実現しながらアンテナ２と送受信部間
を交互に切り替えることができる通話特性に優れた小
型、かつ安価な通信端末装置１６を得ることができる。
ＭＡ通信用スイツチに用いれば、小さな挿入損失と高ア
イソレーシヨンを実現しながらアンテナ２と送受信部間
を交互に切り替えることができる通話特性に優れた小
型、かつ安価な通信端末装置１６を得ることができる。
【００２９】（２）第２の実施例 （２−１）基本構成 次に第１の実施例と同じ原理を用いて構成したＳＰＤＴ
（Single Pole Dual Throw）スイツチ２１を図３に示
す。このＳＰＤＴスイツチ２１の場合も、ＩＣ内のＦＥ
Ｔ２１及びＦＥＴ２２のドレイン−ソース間のオフ容量
Ｃoff と外付けインダクタＬ２１及びＬ２２とを並列共
振させ、十分な低挿入損失とアイソレーシヨンを確保す
る。
（Single Pole Dual Throw）スイツチ２１を図３に示
す。このＳＰＤＴスイツチ２１の場合も、ＩＣ内のＦＥ
Ｔ２１及びＦＥＴ２２のドレイン−ソース間のオフ容量
Ｃoff と外付けインダクタＬ２１及びＬ２２とを並列共
振させ、十分な低挿入損失とアイソレーシヨンを確保す
る。
【００３０】また「従来の技術」でも述べたように、図
１２のような回路ではアイソレーシヨンを無視して挿入
損失を下げようとしても限界があつたが、図３の回路で
は理想的にはＦＥＴのゲート幅をいくら大きくしても外
付けインダクタＬ２１及びＬ２２によりオフ状態の信号
線路のアイソレーシヨンが確保できるため（すなわち信
号線路からの信号の漏れを抑えられる）、図１２のよう
な回路に比べ低挿入損失化を実現できる。
１２のような回路ではアイソレーシヨンを無視して挿入
損失を下げようとしても限界があつたが、図３の回路で
は理想的にはＦＥＴのゲート幅をいくら大きくしても外
付けインダクタＬ２１及びＬ２２によりオフ状態の信号
線路のアイソレーシヨンが確保できるため（すなわち信
号線路からの信号の漏れを抑えられる）、図１２のよう
な回路に比べ低挿入損失化を実現できる。
【００３１】（２−２）応用例 次にこの構成のＳＰＤＴスイツチ２１をＴＤＭＡ通信方
式用のアンテナスイツチ回路として応用する場合の回路
構成を図４に示す。このようにＳＰＤＴスイツチ２１を
ＴＤＭＡ通信用スイツチに用いれば、小さな挿入損失と
高アイソレーシヨンを実現しながらアンテナ２と送受信
部間を交互に切り替えることができる通話特性に優れた
小型、かつ安価な通信端末装置２４を得ることができ
る。
式用のアンテナスイツチ回路として応用する場合の回路
構成を図４に示す。このようにＳＰＤＴスイツチ２１を
ＴＤＭＡ通信用スイツチに用いれば、小さな挿入損失と
高アイソレーシヨンを実現しながらアンテナ２と送受信
部間を交互に切り替えることができる通話特性に優れた
小型、かつ安価な通信端末装置２４を得ることができ
る。
【００３２】（３）第３の実施例 （３−１）基本構成 最後に第１の実施例と同じ原理を用いて構成したＤＰＤ
Ｔ（Dual Pole Dual Throw）スイツチ３１を図５に示
す。このＤＰＤＴスイツチ３１の場合にも、ＩＣ内のＦ
ＥＴ３１〜ＦＥＴ３４のドレイン−ソース間のオフ容量
Ｃoff と外付けインダクタＬ３１〜Ｌ３４とを並列共振
させ、十分な低挿入損失とアイソレーシヨンを確保す
る。
Ｔ（Dual Pole Dual Throw）スイツチ３１を図５に示
す。このＤＰＤＴスイツチ３１の場合にも、ＩＣ内のＦ
ＥＴ３１〜ＦＥＴ３４のドレイン−ソース間のオフ容量
Ｃoff と外付けインダクタＬ３１〜Ｌ３４とを並列共振
させ、十分な低挿入損失とアイソレーシヨンを確保す
る。
【００３３】またこのように信号経路に対して他の信号
線路が複数ケ所接続された回路の場合（この場合は２ケ
所）、図３の場合より挿入損失の劣化の防止に有効であ
る。すなわち並列共振を用いない場合、オフ状態のＦＥ
Ｔの個数が増えるため（信号が漏れる原因の寄生容量が
増加するため）、挿入損失の劣化が図３の場合より大き
くなる。そこで並列共振を用いれば、理想的にはオフ状
態のＦＥＴからの信号漏れがなくなるため、ＳＰＳＴ型
スイツチと同等の挿入損失を得ることができる。
線路が複数ケ所接続された回路の場合（この場合は２ケ
所）、図３の場合より挿入損失の劣化の防止に有効であ
る。すなわち並列共振を用いない場合、オフ状態のＦＥ
Ｔの個数が増えるため（信号が漏れる原因の寄生容量が
増加するため）、挿入損失の劣化が図３の場合より大き
くなる。そこで並列共振を用いれば、理想的にはオフ状
態のＦＥＴからの信号漏れがなくなるため、ＳＰＳＴ型
スイツチと同等の挿入損失を得ることができる。
【００３４】（３−２）応用例 次にこの構成のＤＰＤＴスイツチ３１をＴＤＭＡ通信方
式用のアンテナスイツチ回路として応用する場合の回路
構成を図６に示す。この例では端末に内部アンテナ２Ａ
と外部アンテナ２Ｂが設けられており、それぞれを送信
部３２及び受信部３３に切り替えるようになつている。
このようにＤＰＤＴスイツチ３１をＴＤＭＡ通信用スイ
ツチに用いれば、小さな挿入損失と高アイソレーシヨン
を実現しながらアンテナ２Ａ及び２Ｂと送受信部間を切
り替えることができる通話特性に優れた小型、かつ安価
な通信端末装置３４を得ることができる。
式用のアンテナスイツチ回路として応用する場合の回路
構成を図６に示す。この例では端末に内部アンテナ２Ａ
と外部アンテナ２Ｂが設けられており、それぞれを送信
部３２及び受信部３３に切り替えるようになつている。
このようにＤＰＤＴスイツチ３１をＴＤＭＡ通信用スイ
ツチに用いれば、小さな挿入損失と高アイソレーシヨン
を実現しながらアンテナ２Ａ及び２Ｂと送受信部間を切
り替えることができる通話特性に優れた小型、かつ安価
な通信端末装置３４を得ることができる。
【００３５】次に通信端末装置３４による効果の実例を
示す。また図７にシヤントＦＥＴを用いてアイソレーシ
ヨンを確保したスイツチ回路の回路図を示す。図８及び
図９では図５の回路で共振用の外付けインダクタを用い
た場合、用いない場合、さらに図７のシヤントＦＥＴを
用いた場合のそれぞれについて、挿入損失とアイソレー
シヨンの周波数特性のシミユレーシヨン結果を示してい
る。因に共振インダクタＬ３１〜Ｌ３４のインダクタン
スは 1.5〔ＧHz〕で共振点をもつように35〔nH〕である
ものとする。また全てのＦＥＴ３１〜ＦＥＴ３８はゲー
ト幅１〔mm〕、ゲート長 0.5〔μｍ〕、ピンチオフ電圧
−0.5 〔Ｖ〕のＧａＡｓ接合型ＦＥＴを用いものとし、
これらＦＥＴ３１〜ＦＥＴ３８のゲートコントロール電
圧はオンバイアスが４〔Ｖ〕、オフバイアスが０
〔Ｖ〕、バイアスＶbiasを３〔Ｖ〕とする。
示す。また図７にシヤントＦＥＴを用いてアイソレーシ
ヨンを確保したスイツチ回路の回路図を示す。図８及び
図９では図５の回路で共振用の外付けインダクタを用い
た場合、用いない場合、さらに図７のシヤントＦＥＴを
用いた場合のそれぞれについて、挿入損失とアイソレー
シヨンの周波数特性のシミユレーシヨン結果を示してい
る。因に共振インダクタＬ３１〜Ｌ３４のインダクタン
スは 1.5〔ＧHz〕で共振点をもつように35〔nH〕である
ものとする。また全てのＦＥＴ３１〜ＦＥＴ３８はゲー
ト幅１〔mm〕、ゲート長 0.5〔μｍ〕、ピンチオフ電圧
−0.5 〔Ｖ〕のＧａＡｓ接合型ＦＥＴを用いものとし、
これらＦＥＴ３１〜ＦＥＴ３８のゲートコントロール電
圧はオンバイアスが４〔Ｖ〕、オフバイアスが０
〔Ｖ〕、バイアスＶbiasを３〔Ｖ〕とする。
【００３６】図８を見れば分かるように、共振を用いな
い方式に比べ、図５の共振インダクタを用いた場合の挿
入損失が 1.5〔ＧHz〕を中心に優れていることが分か
る。またアイソレーシヨンについても、図９のように共
振インダクタを用いる場合にはアイソレーシヨンが大幅
に改善されており、 1.5〔ＧHz〕付近では、シヤントＦ
ＥＴを用いた方式と同等以上の性能を示している。
い方式に比べ、図５の共振インダクタを用いた場合の挿
入損失が 1.5〔ＧHz〕を中心に優れていることが分か
る。またアイソレーシヨンについても、図９のように共
振インダクタを用いる場合にはアイソレーシヨンが大幅
に改善されており、 1.5〔ＧHz〕付近では、シヤントＦ
ＥＴを用いた方式と同等以上の性能を示している。
【００３７】（４）他の実施例 なお上述の実施例においては、ドレイン−ソース間のチ
ヤネル部分を信号通路とする電界効果トランジスタのド
レイン端子及びソース端子を信号入出力端に直接接続す
る場合について述べたが、本発明はこれに限らず、ドレ
イン端子及びソース端子に直流バイアスを印加するため
の高インピーダンス素子を接続する場合にも適用し得
る。因に高インピーダンス素子はＩＣ内部に設けても、
またＩＣ外部の一部又は全部に設けても良い。これはＳ
ＰＳＴスイツチの場合にも、ＳＰＤＴスイツチの場合に
も、ＤＰＤＴスイツチの場合にも適用し得る。
ヤネル部分を信号通路とする電界効果トランジスタのド
レイン端子及びソース端子を信号入出力端に直接接続す
る場合について述べたが、本発明はこれに限らず、ドレ
イン端子及びソース端子に直流バイアスを印加するため
の高インピーダンス素子を接続する場合にも適用し得
る。因に高インピーダンス素子はＩＣ内部に設けても、
またＩＣ外部の一部又は全部に設けても良い。これはＳ
ＰＳＴスイツチの場合にも、ＳＰＤＴスイツチの場合に
も、ＤＰＤＴスイツチの場合にも適用し得る。
【００３８】また上述の実施例に限らず、ＩＣには、Ｆ
ＥＴのスイツチング用制御端子、ＦＥＴのドレイン及び
ソースのバイアス用端子、ＤＣ用又はＲＦ用のグランド
端子のいずれか１つ、又は組み合わせの端子が設けられ
ている場合に適用し得る。
ＥＴのスイツチング用制御端子、ＦＥＴのドレイン及び
ソースのバイアス用端子、ＤＣ用又はＲＦ用のグランド
端子のいずれか１つ、又は組み合わせの端子が設けられ
ている場合に適用し得る。
【００３９】さらに上述の実施例におけるＳＰＤＴスイ
ツチの場合、入出力端子ＲＦ１とＲＦ２との間及びＲＦ
１とＲＦ３との間であつてＩＣの外部にインダクタＬ２
１及びＬ２２を外付けする場合について述べたが、本発
明はこれに限らず、入出力端子ＲＦ２及びＲＦ３間に接
続しても良い。
ツチの場合、入出力端子ＲＦ１とＲＦ２との間及びＲＦ
１とＲＦ３との間であつてＩＣの外部にインダクタＬ２
１及びＬ２２を外付けする場合について述べたが、本発
明はこれに限らず、入出力端子ＲＦ２及びＲＦ３間に接
続しても良い。
【００４０】さらに上述の実施例においては、シングル
ゲートのＦＥＴを用いる場合について述べたが、本発明
はこれに限らず、デユアルゲートＦＥＴ等のマルチゲー
トＦＥＴを用いても良い。
ゲートのＦＥＴを用いる場合について述べたが、本発明
はこれに限らず、デユアルゲートＦＥＴ等のマルチゲー
トＦＥＴを用いても良い。
【００４１】さらに上述の実施例においては、各入出力
端子間にＦＥＴを１段接続する場合について述べたが、
本発明はこれに限らず、ＦＥＴを直列に多段接続する場
合にも適用し得る。さらに上述の実施例においては、接
合型ＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、ＭＥＳＦＥＴの場合にも適用し得る。
端子間にＦＥＴを１段接続する場合について述べたが、
本発明はこれに限らず、ＦＥＴを直列に多段接続する場
合にも適用し得る。さらに上述の実施例においては、接
合型ＦＥＴを用いる場合について述べたが、本発明はこ
れに限らず、ＭＥＳＦＥＴの場合にも適用し得る。
【００４２】
【発明の効果】上述のように本発明によれば、スイツチ
用集積回路に内蔵されている電界効果トランジスタのド
レイン−ソース間に対して並列にインダクタを外部接続
し、当該インダクタと電界効果トランジスタのオフ容量
とを並列共振させるようにしたことにより、所望の周波
数において低挿入損失と十分なアイソレーシヨンを同時
に確保することができるスイツチ回路を実現することが
できる。
用集積回路に内蔵されている電界効果トランジスタのド
レイン−ソース間に対して並列にインダクタを外部接続
し、当該インダクタと電界効果トランジスタのオフ容量
とを並列共振させるようにしたことにより、所望の周波
数において低挿入損失と十分なアイソレーシヨンを同時
に確保することができるスイツチ回路を実現することが
できる。
【図１】本発明によるＳＰＳＴスイツチ回路の一実施例
を示す接続図である。
を示す接続図である。
【図２】本発明によるＳＰＳＴスイツチ回路を用いた通
信端末装置を示すブロツク図である。
信端末装置を示すブロツク図である。
【図３】本発明によるＳＰＤＴスイツチ回路の一実施例
を示す接続図である。
を示す接続図である。
【図４】本発明によるＳＰＤＴスイツチ回路を用いた通
信端末装置を示すブロツク図である。
信端末装置を示すブロツク図である。
【図５】本発明によるＤＰＤＴスイツチ回路の一実施例
を示す接続図である。
を示す接続図である。
【図６】本発明によるＤＰＤＴスイツチ回路を用いた通
信端末装置を示すブロツク図である。
信端末装置を示すブロツク図である。
【図７】シヤントＦＥＴが付いたＤＰＤＴスイツチ回路
の一実施例を示す接続図である。
の一実施例を示す接続図である。
【図８】挿入損失の周波数依存特性を示す特性曲線図で
ある。
ある。
【図９】アイソレーシヨンの周波数依存特性を示す特性
曲線図である。
曲線図である。
【図１０】通信端末装置の説明に供するブロツク図であ
る。
る。
【図１１】従来用いられているスイツチ回路の構成を示
す接続図である。
す接続図である。
【図１２】ＳＰＤＴスイツチの従来構成を示す接続図で
ある。
ある。
１、１６、２４、３４……通信端末装置、２、２Ａ、２
Ｂ……アンテナ、３、１３、２３、３３……受信部、
４、１２、２２、３２……送信部、５……ベースバンド
信号処理部、６……スピーカ、７……マイク、１１、２
１、３１……スイツチ、１４……λ／４分布定数線路、
１５……バンドパスフイルタ。
Ｂ……アンテナ、３、１３、２３、３３……受信部、
４、１２、２２、３２……送信部、５……ベースバンド
信号処理部、６……スピーカ、７……マイク、１１、２
１、３１……スイツチ、１４……λ／４分布定数線路、
１５……バンドパスフイルタ。
Claims (9)
- 【請求項１】ドレイン−ソース間を信号通路とする電界
効果トランジスタと、上記電界効果トランジスタのゲー
ト端子に接続された高インピーダンス素子と、上記電界
効果トランジスタのドレイン端子およびソース端子に接
続される第１及び第２の入出力端子とを備えるスイツチ
用集積回路と、 上記スイツチ用集積回路の外部に設けられ、上記第１及
び第２の入出力端子間を接続するインダクタとを具える
ことを特徴とするスイツチ回路。 - 【請求項２】第１、第２及び第３の入出力端子と、上記
第１及び第２の入出力端子にドレイン端子及びソース端
子が接続された第１の電界効果トランジスタと、上記第
１及び第３の入出力端子にドレイン端子及びソース端子
が接続された第２の電界効果トランジスタと、上記第１
及び第２の電界効果トランジスタのゲート端子に接続さ
れた第１及び第２の高インピーダンス素子とを備えるス
イツチ用集積回路と、 上記スイツチ用集積回路の外部に設けられ、上記第１の
入出力端子と上記第２の入出力端子間及び上記第１の入
出力端子と上記第３の入出力端子間を接続する第１及び
第２のインダクタと、 を具えることを特徴とするスイツチ回路。 - 【請求項３】上記スイツチ用集積回路の外部に設けら
れ、上記第２及び第３の入出力端子間を接続する第３の
インダクタを具えることを特徴とする請求項２に記載の
スイツチ回路。 - 【請求項４】第１、第２、第３及び第４の入出力端子
と、上記第１及び第２の入出力端子にドレイン端子及び
ソース端子が接続された第１の電界効果トランジスタ
と、上記第２及び第３の入出力端子にドレイン端子及び
ソース端子が接続された第２の電界効果トランジスタ
と、上記第３及び第４の入出力端子にドレイン端子及び
ソース端子が接続された第３の電界効果トランジスタ
と、上記第４及び第１の入出力端子にドレイン端子及び
ソース端子が接続された第４の電界効果トランジスタ
と、上記第１、第２、第３及び第４の電界効果トランジ
スタにおけるそれぞれのゲート端子に接続された第１、
第２、第３及び第４の高インピーダンス素子とを備える
スイツチ用集積回路と、 上記スイツチ用集積回路の外部に設けられ、上記第１の
入出力端子と上記第２の入出力端子の間、上記第２の入
出力端子と上記第３の入出力端子の間、上記第３の入出
力端子と上記第４の入出力端子の間、上記第４の入出力
端子と上記第１の入出力端子の間をそれぞれ接続する第
１、第２、第３及び第４のインダクタとを具えることを
特徴とするスイツチ回路。 - 【請求項５】上記入出力端子のうち上記スイツチ用集積
回路の内部、又は、外部の一部若しくは全部には上記電
界効果トランジスタのドレイン端子及びソース端子に所
定の直流バイアスを印加するための高インピーダンス素
子が接続されていることを特徴とする請求項１、請求項
２又は請求項４に記載のスイツチ回路。 - 【請求項６】上記スイツチ用集積回路は、上記電界効果
トランジスタのスイツチング制御に用いる制御端子、上
記電界効果トランジスタのドレイン端子及びソース端子
に所定のバイアスを印加するバイアス端子、又は直流若
しくは交流用のグランド端子の一部又は全部を具えるこ
とを特徴とする請求項１、請求項２又は請求項４に記載
のスイツチ回路。 - 【請求項７】上記電界効果トランジスタはマルチゲート
電界効果トランジスタでなることを特徴とする請求項
１、請求項２又は請求項４に記載のスイツチ回路。 - 【請求項８】上記電界効果トランジスタの部分に直列に
複数段の電界効果トランジスタを接続したことを特徴と
する請求項１、請求項２又は請求項４に記載のスイツチ
回路。 - 【請求項９】上記電界効果トランジスタは接合型電界効
果トランジスタであることを特徴とする請求項１、請求
項２又は請求項４に記載のスイツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027309A JPH08204530A (ja) | 1995-01-23 | 1995-01-23 | スイツチ回路 |
| US08/588,238 US5825227A (en) | 1995-01-23 | 1996-01-18 | Switching circuit at high frequency with low insertion loss |
| EP96400158A EP0723338B1 (en) | 1995-01-23 | 1996-01-23 | Switching circuit |
| DE69607773T DE69607773T2 (de) | 1995-01-23 | 1996-01-23 | Schaltkreis |
| US08/957,463 US5969560A (en) | 1995-01-23 | 1997-10-24 | Switching circuit at high frequency with low insertion loss |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027309A JPH08204530A (ja) | 1995-01-23 | 1995-01-23 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
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| Publication number | Publication date |
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| EP0723338B1 (en) | 2000-04-19 |
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| US5969560A (en) | 1999-10-19 |
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