JPH0223893B2 - - Google Patents
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- JPH0223893B2 JPH0223893B2 JP59170218A JP17021884A JPH0223893B2 JP H0223893 B2 JPH0223893 B2 JP H0223893B2 JP 59170218 A JP59170218 A JP 59170218A JP 17021884 A JP17021884 A JP 17021884A JP H0223893 B2 JPH0223893 B2 JP H0223893B2
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- Japan
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- data
- bus
- input
- system bus
- line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムに用いられるシス
テムバスの拡張方式に関する。
テムバスの拡張方式に関する。
情報処理システムの一般的な構成方式の一つと
して、特開昭57−10826号公報に示されるように、
アドレス、データ、及び、データ転送の種別と方
向を指示するコマンドを送信するためのシステム
バスにメモリ、入出力装置を接続し、これらの制
御をバスの一端に接続された基本データ処理装置
（以下BPUと略記する）によつて行なうバス方式
がある。
して、特開昭57−10826号公報に示されるように、
アドレス、データ、及び、データ転送の種別と方
向を指示するコマンドを送信するためのシステム
バスにメモリ、入出力装置を接続し、これらの制
御をバスの一端に接続された基本データ処理装置
（以下BPUと略記する）によつて行なうバス方式
がある。
このバス方式において、BPUが出力するアド
レスおよびコマンドを受けて、メモリまたは入出
力装置が選択されている状態ならば、BPUがデ
ータバスに出力しているデータをメモリまたは入
出力装置が受取つたり（書込み）、逆にメモリま
たは入出力装置がデータをデータバスに出力して
BPUがこれを受取る（読取り）ことができる。
各装置がデータをシステムバスに送出するため
に、装置内には３ステート型バツフアが用いられ
る。この３ステート型バツフアは、その装置がデ
ータラインを’1'又は’0'に駆動する状態でなけ
れば、バツフア出力を高インピーダンス状態に
し、バス上でのデータの衝突を妨ぐ。
レスおよびコマンドを受けて、メモリまたは入出
力装置が選択されている状態ならば、BPUがデ
ータバスに出力しているデータをメモリまたは入
出力装置が受取つたり（書込み）、逆にメモリま
たは入出力装置がデータをデータバスに出力して
BPUがこれを受取る（読取り）ことができる。
各装置がデータをシステムバスに送出するため
に、装置内には３ステート型バツフアが用いられ
る。この３ステート型バツフアは、その装置がデ
ータラインを’1'又は’0'に駆動する状態でなけ
れば、バツフア出力を高インピーダンス状態に
し、バス上でのデータの衝突を妨ぐ。
バスに接続される電気的な負荷の量、即ちバス
に接続されるバツフアの個数あるいはバスの線長
が大きくなる程、バツフアとしてはより大きな電
気的駆動能力が要求される。従つて、使用される
バツフアによつてシステムバスに接続可能な機能
単位の数は制限される。すなわち、システムを拡
張するにあたつては、単にシステムバスの線長を
長くすると、バス信号の波形歪、ずれ等が大きく
なる。また、外来ノイズの影響を受け易くなり、
システムの誤動作を招く危険がある。
に接続されるバツフアの個数あるいはバスの線長
が大きくなる程、バツフアとしてはより大きな電
気的駆動能力が要求される。従つて、使用される
バツフアによつてシステムバスに接続可能な機能
単位の数は制限される。すなわち、システムを拡
張するにあたつては、単にシステムバスの線長を
長くすると、バス信号の波形歪、ずれ等が大きく
なる。また、外来ノイズの影響を受け易くなり、
システムの誤動作を招く危険がある。
このため、バスを延長するにあたつて中間にバ
ツフアを置くことが考えられるが、この場合に
は、このバツフアの開閉制御をするために、延長
先に接続されるメモリおよび入出力装置のアドレ
スがあらかじめ決定されている必要がある。従つ
て、将来的に不確定な機能の拡張は困難である。
ツフアを置くことが考えられるが、この場合に
は、このバツフアの開閉制御をするために、延長
先に接続されるメモリおよび入出力装置のアドレ
スがあらかじめ決定されている必要がある。従つ
て、将来的に不確定な機能の拡張は困難である。
またメモリおよび入出力装置自身にバス延長の
ための回路をもたせ、各々を縦列接続することが
考えられたが、この方式には各機能単位全てが延
長回路をもたねばならないという不経済さと、縦
列接続によつてデータ転送スピードが遅くなると
いう欠点があつた。
ための回路をもたせ、各々を縦列接続することが
考えられたが、この方式には各機能単位全てが延
長回路をもたねばならないという不経済さと、縦
列接続によつてデータ転送スピードが遅くなると
いう欠点があつた。
従つて本発明の目的は、拡張システムバスに接
続されるメモリおよび入出力装置のアドレスに拘
束されないシステムバス拡張方式、即ち、柔軟性
と拡張性とを有するバス拡張方式を提供すること
にある。
続されるメモリおよび入出力装置のアドレスに拘
束されないシステムバス拡張方式、即ち、柔軟性
と拡張性とを有するバス拡張方式を提供すること
にある。
本発明によれば、システムバスのアドレスおよ
びコマンドはバツフアを介して拡張システムバス
に直接出力し、また基本データ処理装置の書込み
動作時にはシステムバスから拡張システムバスの
方向にデータを出力し、さらに読出し動作時であ
つて拡張システムバスに接続されている増設メモ
リまたは増設入出力装置が拡張システムバスのデ
ータ信号の駆動を拡張システムバス上の電圧の観
測により検出手段で検出したときにのみ拡張シス
テムバスからシステムバスの方向にデータを出力
する様に検出手段からの指示により双方向バツフ
アを開閉制御することを特徴とするバス拡張方式
が得られる。
びコマンドはバツフアを介して拡張システムバス
に直接出力し、また基本データ処理装置の書込み
動作時にはシステムバスから拡張システムバスの
方向にデータを出力し、さらに読出し動作時であ
つて拡張システムバスに接続されている増設メモ
リまたは増設入出力装置が拡張システムバスのデ
ータ信号の駆動を拡張システムバス上の電圧の観
測により検出手段で検出したときにのみ拡張シス
テムバスからシステムバスの方向にデータを出力
する様に検出手段からの指示により双方向バツフ
アを開閉制御することを特徴とするバス拡張方式
が得られる。
次に本発明の一実施例を示す図面を参照して本
発明を詳細に説明する。
発明を詳細に説明する。
第３図は本発明の一実施例の構成を示すブロツ
ク図である。第３図において、基本データ処理装
置（BPU）１０は、メモリ２１および入出力装
置２２が接続されたシステムバス１１に接続され
ている。システムを拡張するために、システムバ
ス１１には本体側バス拡張インタフエース
（TX）１２が接続され、バス延長ライン１３を
介して増設側バス拡張モジユール（RX）１４が
増設される。RX１４はさらに拡張システムバス
１５を有し、このバス１５にはメモリ２５および
入出力装置２６が接続される。ここで、メモリお
よび入出力装置２１，２２，２５，２６はシステ
ムバス１１または拡張システムバス１５のどちら
にでも接続可能である。また、TX１２は、シス
テムバス１１においてはメモリ２１および入出力
装置２２と同様にふるまう。
ク図である。第３図において、基本データ処理装
置（BPU）１０は、メモリ２１および入出力装
置２２が接続されたシステムバス１１に接続され
ている。システムを拡張するために、システムバ
ス１１には本体側バス拡張インタフエース
（TX）１２が接続され、バス延長ライン１３を
介して増設側バス拡張モジユール（RX）１４が
増設される。RX１４はさらに拡張システムバス
１５を有し、このバス１５にはメモリ２５および
入出力装置２６が接続される。ここで、メモリお
よび入出力装置２１，２２，２５，２６はシステ
ムバス１１または拡張システムバス１５のどちら
にでも接続可能である。また、TX１２は、シス
テムバス１１においてはメモリ２１および入出力
装置２２と同様にふるまう。
第１図はシステム拡張のために増設された部分
を示す詳細図である。システムバス１１のうちア
ドレスバス１１１およびコマンドバス１１２は
各々TX１２内の送信バツフア回路１２１および
１２２を介してバス延長ライン１３に接続されて
いる。これらのバスを介して送出されるアドレス
およびコマンドはRX１４内の受信バツフア回路
１４１および１４２で波形整形され、拡張システ
ムバス１５のアドレスバス１５１およびコマンド
バス１５２に供給される。一方、システムバス１
１のデータバス１１３と拡張システムバス１５の
データバス１５３との間のデータの伝達は延長ケ
ーブル１３の一部を介してTX１２内の双方向性
バツフア回路１２３とRX１４内の双方向性バツ
フア回路１４３によつて行なわれる。BPU１０
の出力するアドレス、コマンドは送信バツフア回
路１２１，１２２，１４１，１４２によりシステ
ムバスにも拡張システムバス１５にも伝送され
る。
を示す詳細図である。システムバス１１のうちア
ドレスバス１１１およびコマンドバス１１２は
各々TX１２内の送信バツフア回路１２１および
１２２を介してバス延長ライン１３に接続されて
いる。これらのバスを介して送出されるアドレス
およびコマンドはRX１４内の受信バツフア回路
１４１および１４２で波形整形され、拡張システ
ムバス１５のアドレスバス１５１およびコマンド
バス１５２に供給される。一方、システムバス１
１のデータバス１１３と拡張システムバス１５の
データバス１５３との間のデータの伝達は延長ケ
ーブル１３の一部を介してTX１２内の双方向性
バツフア回路１２３とRX１４内の双方向性バツ
フア回路１４３によつて行なわれる。BPU１０
の出力するアドレス、コマンドは送信バツフア回
路１２１，１２２，１４１，１４２によりシステ
ムバスにも拡張システムバス１５にも伝送され
る。
次に以上のように構成されたシステムの動作に
ついて説明する。
ついて説明する。
拡張システムバス１５に接続されたメモリある
いは入出力装置２５，２６は、拡張システムバス
１５のアドレス１５１およびコマンド１５２に従
つてデータの授受を行なう。メモリおよび入出力
装置２５，２６は、アドレスデコード手段を有し
ており、BPUが指定するアドレスと自装置に割
当てられたアドレスとが一致したときに選択され
た状態になる。コマンドにはデータ読出し信号
（RD）とデータ書込み信号（WR）とがあり、こ
れらの命令によつて選択されたメモリまたは入出
力装置だけがデータ転送を行なう。すなわち、
RDがアクテイブの間、選択されたメモリまたは
入出力装置はデータをシステムバス１５に出力
し、BPUはこのデータを受取る。WRがアクテ
イブの間、選択されたメモリまたは入出力装置は
BPUからシステムバスに出力されているデータ
を受取る。コマンドのいづれもがアクテイブでな
い間あるいはRDコマンドがアクテイブであつて
も、いづれのメモリおよび入出力装置も選択され
ない時はデータバス１１３，１５３は駆動され
ず、電気的にはフローテイング状態である。
いは入出力装置２５，２６は、拡張システムバス
１５のアドレス１５１およびコマンド１５２に従
つてデータの授受を行なう。メモリおよび入出力
装置２５，２６は、アドレスデコード手段を有し
ており、BPUが指定するアドレスと自装置に割
当てられたアドレスとが一致したときに選択され
た状態になる。コマンドにはデータ読出し信号
（RD）とデータ書込み信号（WR）とがあり、こ
れらの命令によつて選択されたメモリまたは入出
力装置だけがデータ転送を行なう。すなわち、
RDがアクテイブの間、選択されたメモリまたは
入出力装置はデータをシステムバス１５に出力
し、BPUはこのデータを受取る。WRがアクテ
イブの間、選択されたメモリまたは入出力装置は
BPUからシステムバスに出力されているデータ
を受取る。コマンドのいづれもがアクテイブでな
い間あるいはRDコマンドがアクテイブであつて
も、いづれのメモリおよび入出力装置も選択され
ない時はデータバス１１３，１５３は駆動され
ず、電気的にはフローテイング状態である。
RD／WR時のデータバス１１３および１５３
の双方向バツフア１２３および１４３の開閉制御
は制御回路１４４が行なう。WR時には信号１３
４ＷをアクテイブにしてBPUが出力するデータ
を拡張システムに伝達する。このときシステムバ
ス１１に接続されたメモリおよび入出力装置２
１，２２ならびに拡張システムバス１５に接続さ
れたメモリおよび入出力装置２５，２６は、選択
されていればデータを受とることが可能である。
RD時には拡張システムバス１５に接続されてい
るメモリまたは入出力装置２５，２６が選択され
た時のみ信号１３４ｒをアクテイブにする必要が
ある。さもないとシステムバス１１のデータバス
１１３上でメモリまたは入出力装置２１，２２の
出力とデータ衝突が起る可能性があるからであ
る。従つて制御回路１４４は、RD時には拡張シ
ステムバス１５のデータバス１５３が駆動されて
いることを検出した時にのみ制御信号１３４ｒを
アクテイブにし、拡張システムバス１５からシス
テムバス１１へのデータ伝送を許可する。
の双方向バツフア１２３および１４３の開閉制御
は制御回路１４４が行なう。WR時には信号１３
４ＷをアクテイブにしてBPUが出力するデータ
を拡張システムに伝達する。このときシステムバ
ス１１に接続されたメモリおよび入出力装置２
１，２２ならびに拡張システムバス１５に接続さ
れたメモリおよび入出力装置２５，２６は、選択
されていればデータを受とることが可能である。
RD時には拡張システムバス１５に接続されてい
るメモリまたは入出力装置２５，２６が選択され
た時のみ信号１３４ｒをアクテイブにする必要が
ある。さもないとシステムバス１１のデータバス
１１３上でメモリまたは入出力装置２１，２２の
出力とデータ衝突が起る可能性があるからであ
る。従つて制御回路１４４は、RD時には拡張シ
ステムバス１５のデータバス１５３が駆動されて
いることを検出した時にのみ制御信号１３４ｒを
アクテイブにし、拡張システムバス１５からシス
テムバス１１へのデータ伝送を許可する。
第２図の制御回路１４４の詳細を示す。同値の
抵抗２０１および２０２は拡張システムデータバ
ス１５３の任意の１本１５３ａをシステム電源
Vccとグランド間の中点電位にクランプする。信
号１５３ａは比較回路２０３‘−’入力と比較回
路２０４の‘＋’側入力に接続される。比較回路
２０３の‘＋’側入力はシステムバスにおいて論
理‘1'と判断しうる電位VTh-Hが供給されており、
一方、比較回路２０４の‘−’側入力には論理‘
0'と判断しうる電位VTh-Lが供給されている。こ
こでGND＜VTh-L＜1/2Vcc＜VTh-H＜Vccの関係
がある。比較回路２０３，２０４は‘＋’入力の
電位が‘−’入力の電位より高いときその出力を
論理１にする。
抵抗２０１および２０２は拡張システムデータバ
ス１５３の任意の１本１５３ａをシステム電源
Vccとグランド間の中点電位にクランプする。信
号１５３ａは比較回路２０３‘−’入力と比較回
路２０４の‘＋’側入力に接続される。比較回路
２０３の‘＋’側入力はシステムバスにおいて論
理‘1'と判断しうる電位VTh-Hが供給されており、
一方、比較回路２０４の‘−’側入力には論理‘
0'と判断しうる電位VTh-Lが供給されている。こ
こでGND＜VTh-L＜1/2Vcc＜VTh-H＜Vccの関係
がある。比較回路２０３，２０４は‘＋’入力の
電位が‘−’入力の電位より高いときその出力を
論理１にする。
データバス１５３ａが駆動されておらずその電
位が抵抗２０１および２０２によりVcc／２付近
にクランプされている時にのみ比較回路２０３の
出力２１３と比較回路２０４の出力２１４とは共
に‘1'になる。このとき信号線２１３および２１
４を入力とする論理積回路２０５の出力は‘1'と
なり、論理反転回路２０６を至た信号２１６は‘
0'になる。従つてコマンド１５２のRDがアクテ
イブ（‘1'）で、かつ、拡張データバス１５３に
接続されたメモリまたは入出力装置がデータ線を
駆動したときにのみアンド回路２０７はその出力
１３４ｒをアクテイブにする。
位が抵抗２０１および２０２によりVcc／２付近
にクランプされている時にのみ比較回路２０３の
出力２１３と比較回路２０４の出力２１４とは共
に‘1'になる。このとき信号線２１３および２１
４を入力とする論理積回路２０５の出力は‘1'と
なり、論理反転回路２０６を至た信号２１６は‘
0'になる。従つてコマンド１５２のRDがアクテ
イブ（‘1'）で、かつ、拡張データバス１５３に
接続されたメモリまたは入出力装置がデータ線を
駆動したときにのみアンド回路２０７はその出力
１３４ｒをアクテイブにする。
本発明は以上説明したように、拡張システムバ
ス上でメモリまたは入出力装置のデータ駆動を検
出しデータ信号の双方向バツフアの開聞制御を行
なうことにより、任意のアドレスを割当てられた
メモリおよび入出力装置を本体側システムバスお
よび拡張側システムバスのどちらにでも任意に接
続可能とし、柔軟性のあるバス拡張方式を提供す
ることができる。
ス上でメモリまたは入出力装置のデータ駆動を検
出しデータ信号の双方向バツフアの開聞制御を行
なうことにより、任意のアドレスを割当てられた
メモリおよび入出力装置を本体側システムバスお
よび拡張側システムバスのどちらにでも任意に接
続可能とし、柔軟性のあるバス拡張方式を提供す
ることができる。
第１図は本発明の一実施例を示す回路図、第２
図は開閉制御及び検出部の詳細回路、第３図は本
実施例のシステム構成を示すブロツク図である。 １０……基本データ処理装置（BPU）、１１…
…システムバス、１２……本体側バス延長モジユ
ール（TX）、１３……バス延長ライン、１４…
…拡張側バス延長モジユール（RX）、１５……
拡張システムバス、２１……メモリ、２２……入
出力装置、２５……増設メモリ、２６……増設入
出力装置、１２１，１２２，１４１，１４２……
バツフア、１２３，１４３……双方向バツフア。
図は開閉制御及び検出部の詳細回路、第３図は本
実施例のシステム構成を示すブロツク図である。 １０……基本データ処理装置（BPU）、１１…
…システムバス、１２……本体側バス延長モジユ
ール（TX）、１３……バス延長ライン、１４…
…拡張側バス延長モジユール（RX）、１５……
拡張システムバス、２１……メモリ、２２……入
出力装置、２５……増設メモリ、２６……増設入
出力装置、１２１，１２２，１４１，１４２……
バツフア、１２３，１４３……双方向バツフア。
Claims (1)
- 【特許請求の範囲】 １ 第一のコマンド線、第一のアドレス線および
第一のデータ線を有し、メモリおよび／または入
出力装置が接続されたシステムバスと、前記シス
テムバスに接続され前記メモリおよび／または入
出力装置の制御を行なう基本データ処理装置と、 第二のコマンド線、第二のアドレス線および第
二のデータ線を有し、増設メモリおよび／または
増設入出力装置が接続された拡張システムバス
と、 前記第一のコマンド線および第一のアドレス線
と前記第二のコマンド線および第二のアドレス線
とを接続する手段と、前記第一のデータ線と第二
のデータ線との間に設けられた双方向バツフア
と、前記基本データ処理装置が読出し動作を指示
し且つ前記増設メモリおよび／または増設入出力
装置が前記第二のデータ線を駆動していることを
前記第二のデータ線上の電圧の観測により検出す
る検出手段と、この検出手段の指示により前記双
方向バツフアの開閉制御を行なつて前記第二のデ
ータ線から前記第一のデータ線の方向へのデータ
転送を行なう手段とを有するバス延長モジユール
とを具備することを特徴とするバス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17021884A JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17021884A JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148060A JPS6148060A (ja) | 1986-03-08 |
| JPH0223893B2 true JPH0223893B2 (ja) | 1990-05-25 |
Family
ID=15900856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17021884A Granted JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148060A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451433A (en) * | 1977-09-30 | 1979-04-23 | Fujitsu Ltd | Data processing system |
-
1984
- 1984-08-15 JP JP17021884A patent/JPS6148060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148060A (ja) | 1986-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |