JPS6148060A - バス拡張方式 - Google Patents
バス拡張方式Info
- Publication number
- JPS6148060A JPS6148060A JP17021884A JP17021884A JPS6148060A JP S6148060 A JPS6148060 A JP S6148060A JP 17021884 A JP17021884 A JP 17021884A JP 17021884 A JP17021884 A JP 17021884A JP S6148060 A JPS6148060 A JP S6148060A
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- JP
- Japan
- Prior art keywords
- data
- input
- bus
- system bus
- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムに用いられるシステムバス
の拡張方式に関する。
の拡張方式に関する。
情報処理システムの一般的な構成方式の一つとして、特
開昭５７−１０８２６号公報に示されるように、アドレ
ス、データ、及び、データ転送の種別と方向を指示する
コマンドを送信するためのシステムバスにメモリ、入出
力装置等を接続し、これらの制御をバスの一端に接続さ
れた基本データ処理装置（以下ＢＰＵと略記する）によ
って行なうバス方式がある。
開昭５７−１０８２６号公報に示されるように、アドレ
ス、データ、及び、データ転送の種別と方向を指示する
コマンドを送信するためのシステムバスにメモリ、入出
力装置等を接続し、これらの制御をバスの一端に接続さ
れた基本データ処理装置（以下ＢＰＵと略記する）によ
って行なうバス方式がある。
このバス方式において、ＢＰＵが出力するアドレスおよ
びコマンドを受けて、メモリまたは入出力装置が選択さ
れている状態ならば、ＢＰＵがデータバスに出力してい
るデータをメモリまたは入出力装置が受取った＃）（書
込み）、逆にメモリまたは入出力装置がデータをデータ
バスに出力してＢＰＵがこれを受取る（読取＃））こと
ができる。
びコマンドを受けて、メモリまたは入出力装置が選択さ
れている状態ならば、ＢＰＵがデータバスに出力してい
るデータをメモリまたは入出力装置が受取った＃）（書
込み）、逆にメモリまたは入出力装置がデータをデータ
バスに出力してＢＰＵがこれを受取る（読取＃））こと
ができる。
各装置がデータをシステムバスに送出するために、装置
内には３ステート型バツフアが用いられる。
内には３ステート型バツフアが用いられる。
この３ステート型バツフアは、その装置がデータライン
を°１′又は１０１に駆動する状態でなければ、パ、７
７出力ヲ高インピーダンス状態にし、バス上でのデータ
の衝突を妨ぐ。
を°１′又は１０１に駆動する状態でなければ、パ、７
７出力ヲ高インピーダンス状態にし、バス上でのデータ
の衝突を妨ぐ。
バスに接続逼れる電気的な負荷の童、即ちバスに接続さ
れるバッファの個数あるいはバスの線長が大きくなる程
、バッファとしてはよシ大きな電気的駆動能力が要求さ
れる。従って、使用でれるバッファによってシステムバ
スに接続可能な機能単位の数は制限される。すなわち、
システムを拡張するにあたっては、単にシステムバスの
線長を長くすると、バス信号の波形歪、ずれ等が大きく
なるｏｔ７’ｃ、外来ノイズの影響を受は易くなり、シ
ステムの誤動作を招く危険がある。
れるバッファの個数あるいはバスの線長が大きくなる程
、バッファとしてはよシ大きな電気的駆動能力が要求さ
れる。従って、使用でれるバッファによってシステムバ
スに接続可能な機能単位の数は制限される。すなわち、
システムを拡張するにあたっては、単にシステムバスの
線長を長くすると、バス信号の波形歪、ずれ等が大きく
なるｏｔ７’ｃ、外来ノイズの影響を受は易くなり、シ
ステムの誤動作を招く危険がある。
このため、バスを延長するにわたって中間にバッファを
置くことが考えられるが、この場合には、このバッファ
の開閉制御をするために、延長光に接続されるメモリお
よび入出力装置のアドレスがあらかじめ決定されている
必要がある。従って、将来的に不確定な機能の拡張Ｆｉ
、困難である。
置くことが考えられるが、この場合には、このバッファ
の開閉制御をするために、延長光に接続されるメモリお
よび入出力装置のアドレスがあらかじめ決定されている
必要がある。従って、将来的に不確定な機能の拡張Ｆｉ
、困難である。
また、メモリおよび入出力装置自身にバス延長のための
回路をもたせ、各々を縦列接続することが考えられたが
、この方式には各機能昆位全てが ゛延長回路をも
たねばならないという不経済さと、縦列接続によってデ
ータ転送スピードが遅くなるという欠点がめった。
回路をもたせ、各々を縦列接続することが考えられたが
、この方式には各機能昆位全てが ゛延長回路をも
たねばならないという不経済さと、縦列接続によってデ
ータ転送スピードが遅くなるという欠点がめった。
従って本発明の目的は、拡張システムパスに接続される
メ七りおよび入出力装置のアドレスに拘束されないシス
テムバス拡張方式、即ち、柔軟性と拡張性と？Ｉ−Ｍす
るバス拡張方式を提供することびコマンドはバ、７７を
介して拡張システムパスに直接出力し、また基本データ
処理装置の書込み動作時にはシステムバスから拡張シス
テムパスの方向にデータ全出力し、さらに読出し動作時
であって拡張システムバスに接続されている増設メモリ
または増設入出力装置が拡張システムパスのデータ信号
ｔ−駆動していることを検出したときにのミ拡張システ
ムバスからシステムバスの方向にデータ全出力する休に
双方向バッファを開閉制御することを％僅とするバス拡
張方式が得られる。
メ七りおよび入出力装置のアドレスに拘束されないシス
テムバス拡張方式、即ち、柔軟性と拡張性と？Ｉ−Ｍす
るバス拡張方式を提供することびコマンドはバ、７７を
介して拡張システムパスに直接出力し、また基本データ
処理装置の書込み動作時にはシステムバスから拡張シス
テムパスの方向にデータ全出力し、さらに読出し動作時
であって拡張システムバスに接続されている増設メモリ
または増設入出力装置が拡張システムパスのデータ信号
ｔ−駆動していることを検出したときにのミ拡張システ
ムバスからシステムバスの方向にデータ全出力する休に
双方向バッファを開閉制御することを％僅とするバス拡
張方式が得られる。
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する。
細な説明する。
第３図は本発明の一実施例の構成を示すブロック図であ
る。第３図において、基本データ処理装置（Ｂｆ’Ｕ）
１０は、メモリ２１および入出力装置２２が接続葛れた
システムバス１１に接続場れている。システムを拡張す
るために、システムバス１１には本体側バス拡張インタ
フェース（ＴＸ）１２が接続され、バス延長ライン１３
を介して増設側バス拡張モジー−ル（ＲＸ）１４が増設
セれる。ＲＸ１４はさらに拡張システムパス１５ｔ−有
し、このバス１５にはメモリ２５および入出力装置２６
が接続される。ここで、メモリおよび入出力装置２１゜
２２．２５，２６Ｕシステムバス１１ｔ７ｚＵ！張７ス
テムパス１５のどちらにでも接続可能でおる。ま７’Ｃ
１ＴＸＩ ２ハ、システムバス１１においてはメモリ２
１および入出力装置２２と同殊にふるまう。
る。第３図において、基本データ処理装置（Ｂｆ’Ｕ）
１０は、メモリ２１および入出力装置２２が接続葛れた
システムバス１１に接続場れている。システムを拡張す
るために、システムバス１１には本体側バス拡張インタ
フェース（ＴＸ）１２が接続され、バス延長ライン１３
を介して増設側バス拡張モジー−ル（ＲＸ）１４が増設
セれる。ＲＸ１４はさらに拡張システムパス１５ｔ−有
し、このバス１５にはメモリ２５および入出力装置２６
が接続される。ここで、メモリおよび入出力装置２１゜
２２．２５，２６Ｕシステムバス１１ｔ７ｚＵ！張７ス
テムパス１５のどちらにでも接続可能でおる。ま７’Ｃ
１ＴＸＩ ２ハ、システムバス１１においてはメモリ２
１および入出力装置２２と同殊にふるまう。
第１図はシステム拡張のために増設された部分を示す詳
細図である。システムバス１１のうちアドレスバス１１
１およびコマンドバス１１２は各々ＴＸ１２内の送信バ
ッファ回路１２１および１２２を介してバス延長ライン
１３に接続されている。これらのバスを介して送出され
るアドレスおよびコマンドはＲＸ１４内の受信バッファ
回路１４１および１４２で波形整形され、拡張システム
パス１５のアドレスバス１５１およびコマンドバス１５
２に供給されるｏ一方、システムノ（ス１１のデータバ
ス１１３と拡張システムノ（ス１５のデータバス１５３
との間のデータの伝達は延長ケーブル１３の一部を介し
てＴＸ１２内の双方向性〕（ッファ回路１２３とＲＸ１
４内の双方向性）（ツファ回路１４３によって行なわれ
る０ＢＰＵ１０の出力するアドレス、コマンドは送信）
（ツファ回路１２１．１２２，１４１，１４２によりシ
ステムノ（スにも拡張システムバス１５にも伝送される
０次に以上の＝９に構成されたシステムの動作について
説明する。
細図である。システムバス１１のうちアドレスバス１１
１およびコマンドバス１１２は各々ＴＸ１２内の送信バ
ッファ回路１２１および１２２を介してバス延長ライン
１３に接続されている。これらのバスを介して送出され
るアドレスおよびコマンドはＲＸ１４内の受信バッファ
回路１４１および１４２で波形整形され、拡張システム
パス１５のアドレスバス１５１およびコマンドバス１５
２に供給されるｏ一方、システムノ（ス１１のデータバ
ス１１３と拡張システムノ（ス１５のデータバス１５３
との間のデータの伝達は延長ケーブル１３の一部を介し
てＴＸ１２内の双方向性〕（ッファ回路１２３とＲＸ１
４内の双方向性）（ツファ回路１４３によって行なわれ
る０ＢＰＵ１０の出力するアドレス、コマンドは送信）
（ツファ回路１２１．１２２，１４１，１４２によりシ
ステムノ（スにも拡張システムバス１５にも伝送される
０次に以上の＝９に構成されたシステムの動作について
説明する。
拡張システムバス１５に接続筋れたメモりめるいは入出
力装ｍｚｓ、ｚ’ｓは、拡張７ステムノくス１５のアド
レス１５１およびコマンド１５２に従ってデータの授受
を行なう。メモリおよび入出力装置２５．２６は、アド
レスデコード手段をＭしてｇ−ｐ、Ｂｋ’Ｕが指定する
アドレスと自装置に割当てしれたアドレスとが一致した
ときに選択された状態になる０コマンドにはデータ読出
し信号（凡Ｄ）とデータ書込み信号（ＷＲ）とがめシ、
これらの命令によって選択されたメモリまたは入出力装
置だけがデータ転送を行なう０すなわち、ＲＤがアクテ
ィブの？Ｉ１１．選択されたメモリまたは入出力装置は
データをシステムバス１５に出力し、ＢＰＵはこのデー
タを受取る。ＷＲがアクティブの間、選択されたメモＩ
Ｊ または入出力装置はＢＰＵかもシステムノ（スに出
力されているデータを受取る０コマンドのいづれもがア
クティブでない間あるいはＲＤ−マ／ドがアクティブで
ありても、いづれのメモリおよび入出力装置も選択され
ない時はデータバス１１３，１５３は連動てれず、電気
的には７０−ティング状態であるＯＲＤ／ＷＲ時のデー
タバス１１３および１５３の双方向性バッファ１２３お
よび１４３の開閉制御は制御回路１４４が行なう。ＷＲ
時には信号１３４ＷをアクティブにしてＢＰＵが出力す
るデータを拡張システムバスに伝達するＱこのときシス
テムバス１１に接続されたメモリおよび入出力装置２１
．２２ならびに拡張システムバス１５に接続されたメモ
リおよび入出力装置２５，２６Ｕ、選択されていればデ
ータを受とることが可能でおる。ＲＤ時には拡張システ
ムバス１５に接続されているメモリまたは入出力装置２
５．２６が選択された時のみ信号１３４ｒｔ−アクティ
ブにする必要がある。さもないとシステムバス１１のデ
ータバス１１３上でメモリまたは入出力装！２１．２２
の出力とデータ衝突が起る可能性があるからである。従
って制御回路１４４は、几ＤＨＣは拡張システムバス１
５のデータバス１５３が駆動されていることを検出した
時にのみ制御信号１３４ｒをアクティブにし、拡張シス
テムバス１５からシステムバス１１へのデータ伝送を肝
可する。
力装ｍｚｓ、ｚ’ｓは、拡張７ステムノくス１５のアド
レス１５１およびコマンド１５２に従ってデータの授受
を行なう。メモリおよび入出力装置２５．２６は、アド
レスデコード手段をＭしてｇ−ｐ、Ｂｋ’Ｕが指定する
アドレスと自装置に割当てしれたアドレスとが一致した
ときに選択された状態になる０コマンドにはデータ読出
し信号（凡Ｄ）とデータ書込み信号（ＷＲ）とがめシ、
これらの命令によって選択されたメモリまたは入出力装
置だけがデータ転送を行なう０すなわち、ＲＤがアクテ
ィブの？Ｉ１１．選択されたメモリまたは入出力装置は
データをシステムバス１５に出力し、ＢＰＵはこのデー
タを受取る。ＷＲがアクティブの間、選択されたメモＩ
Ｊ または入出力装置はＢＰＵかもシステムノ（スに出
力されているデータを受取る０コマンドのいづれもがア
クティブでない間あるいはＲＤ−マ／ドがアクティブで
ありても、いづれのメモリおよび入出力装置も選択され
ない時はデータバス１１３，１５３は連動てれず、電気
的には７０−ティング状態であるＯＲＤ／ＷＲ時のデー
タバス１１３および１５３の双方向性バッファ１２３お
よび１４３の開閉制御は制御回路１４４が行なう。ＷＲ
時には信号１３４ＷをアクティブにしてＢＰＵが出力す
るデータを拡張システムバスに伝達するＱこのときシス
テムバス１１に接続されたメモリおよび入出力装置２１
．２２ならびに拡張システムバス１５に接続されたメモ
リおよび入出力装置２５，２６Ｕ、選択されていればデ
ータを受とることが可能でおる。ＲＤ時には拡張システ
ムバス１５に接続されているメモリまたは入出力装置２
５．２６が選択された時のみ信号１３４ｒｔ−アクティ
ブにする必要がある。さもないとシステムバス１１のデ
ータバス１１３上でメモリまたは入出力装！２１．２２
の出力とデータ衝突が起る可能性があるからである。従
って制御回路１４４は、几ＤＨＣは拡張システムバス１
５のデータバス１５３が駆動されていることを検出した
時にのみ制御信号１３４ｒをアクティブにし、拡張シス
テムバス１５からシステムバス１１へのデータ伝送を肝
可する。
第２図に制御回路１４４の詳細を示す。同値の抵抗２０
１および２０２は拡張システムデータバス１５３の任意
の１不１５３ａをシステム電源Ｖｃｃとグランド間の中
点を位にクランプする。信号１５３ａは比較回路２０３
の°−°入力と比較回路２０４０′十′側入力に接続さ
れる。比較回路２０３の°＋°側入力はシステムバスに
おいて論理′１′と判断しうる電位ｖＴ、−□が供給さ
れておシ、一方、比較回路２０４のｍ−・個入力には論
理ＩＯＩと判断しうる電位ｖＴｈ −Ｉ、が供給されて
いる。ここでＧＮＤ＜”’ｒｈ−Ｌ、 ＜ｉ Ｖｃｃ（
ＶＴｈ−ａ（ＶｃｃＯ関ｔＪ”６ル。
１および２０２は拡張システムデータバス１５３の任意
の１不１５３ａをシステム電源Ｖｃｃとグランド間の中
点を位にクランプする。信号１５３ａは比較回路２０３
の°−°入力と比較回路２０４０′十′側入力に接続さ
れる。比較回路２０３の°＋°側入力はシステムバスに
おいて論理′１′と判断しうる電位ｖＴ、−□が供給さ
れておシ、一方、比較回路２０４のｍ−・個入力には論
理ＩＯＩと判断しうる電位ｖＴｈ −Ｉ、が供給されて
いる。ここでＧＮＤ＜”’ｒｈ−Ｌ、 ＜ｉ Ｖｃｃ（
ＶＴｈ−ａ（ＶｃｃＯ関ｔＪ”６ル。
比較回路２０’３，２０４はｔ十−人力の電位が一−−
人力の電位よシ高いときその出力を論ＲＡ１にする。
人力の電位よシ高いときその出力を論ＲＡ１にする。
データバス１５３ａが駆動されておらずその電位が抵抗
２０１および２０２によｌ） Ｖｃｃ ／ ２付近にク
ランプされている時にのみ比較回路２０３の出力２１３
と比較回路２０４の出力２１４とは共にｅｌ＋になる。
２０１および２０２によｌ） Ｖｃｃ ／ ２付近にク
ランプされている時にのみ比較回路２０３の出力２１３
と比較回路２０４の出力２１４とは共にｅｌ＋になる。
このとき信号線２１３および２１４を入力とする論理積
回路２０５の出力はｌｉｔとなり、論理反転回路２０６
を至た信号２１６はＩＱ＋になる。従ってコマンド１５
２のＰ、Ｄがアクティブ（’１’）で、かつ、拡張デー
タバス１５３に接続でれたメモリまたは入出力装置がデ
ータ腺【駆動したときにのみアンド回路２０７はその出
力１３４ｒをアクティブにする。
回路２０５の出力はｌｉｔとなり、論理反転回路２０６
を至た信号２１６はＩＱ＋になる。従ってコマンド１５
２のＰ、Ｄがアクティブ（’１’）で、かつ、拡張デー
タバス１５３に接続でれたメモリまたは入出力装置がデ
ータ腺【駆動したときにのみアンド回路２０７はその出
力１３４ｒをアクティブにする。
本発明は以上説明したように、拡張システムバス上でメ
モリまたは入出力装置のデータ駆動を検出しデータ信号
の双方向バッファの開閉制御を行なうことによシ、任意
のアドレスを割当てられたメモリおよび入出力製賃金本
体側システムバス２よび拡張側システムバスのどちらに
でも任意に接続可能とし、柔軟性のあるバス拡張方式を
提供することができる。
モリまたは入出力装置のデータ駆動を検出しデータ信号
の双方向バッファの開閉制御を行なうことによシ、任意
のアドレスを割当てられたメモリおよび入出力製賃金本
体側システムバス２よび拡張側システムバスのどちらに
でも任意に接続可能とし、柔軟性のあるバス拡張方式を
提供することができる。
第１図は本発明の一実施例を示す回路図、第２図は開閉
制御及び検出部の詳細回路、第３図は本実施例のシステ
ム構成を示すプロ、り図である。 １０・・・・・・基本データ処理装置（ＢＰＵ）、１１
・・・・・・システムバス、１２・・・・・・本体側バ
ス延長モジュール（ＴＸ）、１３・・・・・・パスＩＡ
−＆−５イン、１４・・・・・・ｍ 張体バス延長モシ
ーール（Ｒ，Ｘ）、１５・・・・・・拡張システムバス
、２１・・・・・・メモ！７．２２・・・・・・入出力
装置、２５・・・・・・増設メモリ、２６・・・・・・
増設入出力装置、１２１，１２２，１４１，１４２・・
°゛°°°°バツフア３．１４３・・・・・・双方向バ
ッファ。
制御及び検出部の詳細回路、第３図は本実施例のシステ
ム構成を示すプロ、り図である。 １０・・・・・・基本データ処理装置（ＢＰＵ）、１１
・・・・・・システムバス、１２・・・・・・本体側バ
ス延長モジュール（ＴＸ）、１３・・・・・・パスＩＡ
−＆−５イン、１４・・・・・・ｍ 張体バス延長モシ
ーール（Ｒ，Ｘ）、１５・・・・・・拡張システムバス
、２１・・・・・・メモ！７．２２・・・・・・入出力
装置、２５・・・・・・増設メモリ、２６・・・・・・
増設入出力装置、１２１，１２２，１４１，１４２・・
°゛°°°°バツフア３．１４３・・・・・・双方向バ
ッファ。
Claims (1)
- 【特許請求の範囲】 第一のコマンド線、第一のアドレス線および第一のデー
タ線を有し、メモリおよび／または入出力装置が接続さ
れたシステムバスと、 前記システムバスに接続され前記メモリおよび／または
入出力装置の制御を行なう基本データ処理装置と、 第二のコマンド線、第二のアドレス線および第二のデー
タ線を有し、増設メモリおよび／または増設入出力装置
が接続された拡張システムバスと、前記第一のコマンド
線および第一のアドレス線と前記第二のコマンド線およ
び第二のアドレス線とを接続する手段と、前記第一のデ
ータ線と第二のデータ線との間に設けられた双方向バッ
ファと、前記基本データ処理装置が読出し動作を指示し
且つ前記増設メモリおよび／または増設入出力装置が前
記第二のデータ線を駆動しているときにのみ前記双方向
バッファの開閉制御を行なって前記第二のデータ線から
前記第一のデータ線の方向へのデータ転送を行なう手段
とを有するバス延長モジュールと を具備することを特徴とするバス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17021884A JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17021884A JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148060A true JPS6148060A (ja) | 1986-03-08 |
| JPH0223893B2 JPH0223893B2 (ja) | 1990-05-25 |
Family
ID=15900856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17021884A Granted JPS6148060A (ja) | 1984-08-15 | 1984-08-15 | バス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148060A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451433A (en) * | 1977-09-30 | 1979-04-23 | Fujitsu Ltd | Data processing system |
-
1984
- 1984-08-15 JP JP17021884A patent/JPS6148060A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451433A (en) * | 1977-09-30 | 1979-04-23 | Fujitsu Ltd | Data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223893B2 (ja) | 1990-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |