JPH0460262B2

JPH0460262B2 -

Info

Publication number: JPH0460262B2
Application number: JP60053815A
Authority: JP
Inventors: Kinji Tanaka; Minoru Shigematsu; Yoshiki Tanimoto; Minoru Okumura
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-03-18
Filing date: 1985-03-18
Publication date: 1992-09-25
Also published as: JPS61213960A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はCPU間データ伝送装置、詳しくは複
数のCPUを搭載してなるボタン電話装置等のシ
ステムにおけるCPU間のデータ伝送装置に関す
る。

（発明の概要）本発明の１つのメインCPUと複数のサブCPU
間のデータ伝送をメインCPU側のライト／リー
ドより行うと共に、CPUのウエイト（待機）機
能を利用し、メインCPUから送出したデータが
サブCPUにおいて入力が完了するまでウエイト
状態にしてデータを保持し、また、サブCPUか
らメインCPUにデータを送る際にはデータの送
出が完了するまでウエイト状態としてその後に読
み込みを行うCPU間のデータ伝送装置において、
サブCPU側の暴走等によりウエイトをクリアす
る信号が出つ放しとなつた際に、無用なデータ伝
送を続けることのないように対策を講じたもので
ある。

（従来の技術）ボタン電話装置等においては、多くの信号処理
を短時間に行わなければならないため、ハード構
成を機能毎に複数のボードに分割し、夫々に
CPUを搭載する構成をとつている。

第３図は上記の如く複数のCPUを備えたシス
テムにおいて各CPU相互間のデータ伝送を行う
ための従来例を示したものである。図において、
１はメインCPU CPU_Mが搭載されたボード、２
〜ＮはサブCPU CPU_Sが搭載されたボードであ
り、ボード１を中心としてボード２〜Ｎがデー
タ・バスDATA，CPUセレクト線SELECT，ウ
エイト・クリア線CLEARを介して放射状に結線
されている。メインCPU CPU_Mの搭載されるボ
ード１において、メインCPU CPU_Mのデータ端
子は双方向バツフアBUF₁を介してデータ・バス
DATAに接続されており、アドレス端子はアド
レス・デコーダDECに接続されてCPUセレクト
信号SELECTを発生するようになつている。

ここで、アドレス・デコーダDECはサブCPU
CPU_S毎に割り振られたアドレスがメインCPU
CPU_Mから出力された際に、該当するサブCPU
CPU_Sへ与えられているCPUセレクト信号
SELECTをアクテイブにするものである。

また、SETはウエイト・セツト信号であり、
アドレス・デコーダDECの出力のいずれかが出
た際、すなわちサブCPU CPU_Sのいずれかがセ
レクトされた際に出力されるものである。そし
て、このウエイト・セツト信号SETはラツチ回
路１ａのラツチLATのデータ入力端子に加えら
れ、このラツチ回路路１ａの出力、すなわちウエ
イト信号WAITがメインCPU CPU_Mのウエイト
端子に印加されるようになつている。

なお、図中のS₁は双方向バツフアBUF₁の信号
伝送方向をデータの送信、受信に応じて切り替え
るための信号であり、S₂は信号の通過を許可する
信号である。

一方、サブCPU CPU_Sの搭載されるボード２
〜Ｎにおいては、データ・バスDATAに双方向
バツフアBUF₃を介してサブCPU CPU_Sのデータ
入出力ポートが接続され、双方向バツフアBUF₃
およびサブCPU CPU_SにはCPUセレクト信号
SELECTが与えられている。

また、サブCPU CPU_Sの出力ポートS₄の出力
とCPUセレクト信号SELECTはオア・ゲート
（負論理のアンド・ゲート）Ｇの両入力端子に加
えられ、このゲートＧの出力がウエイト・クリア
信号CLEARとなつている。

このゲートＧは、セレクトされていないサブ
CPUからの信号が誤まつて与えられないように
するためであり、CPUセレクト信号SELECTと
信号S₄とを負論理的にアンドをとり、ウエイト・
クリア信号CLEARとしている。なお、図中のS₃
は双方向バツフアBUF₃の信号伝送方向をデータ
の送信、受信に応じて切り替えるための信号であ
る。

しかして、データ伝送の動作は次の如く行われ
るものである。

〔メインCPU CPU_MからサブCPU CPU_Sへのデ
ータ伝送の場合〕メインCPU CPU_MがサブCPU CPU_Sのアド
レスを指定してライトを行い、データ・バス
DATAにデータを送出し、該当するサブCPU
CPU_SにCPUをセレクト信号SELECTを与え
る。これと同時にラツチ回路１ａを介してメイ
ンCPU CPU_Mにはウエイト信号WAITが加わ
り、メインCPU CPU_Mはライトを行つた状態
を保持して動作が停止する。

サブCPU CPU_SはCPUセレクト信号
SELECTが与えられると双方向バツフアBUF₃
を介してデータ・バスDATAの内容を読み込
む。

サブCPU CPU_Sはデータの読み込みが完了
すると出力ポートS₄からその旨の信号を送出
し、ゲートＧを介してラツチ回路１ａにウエイ
ト・クリア信号CLEARを与える。

ウエイトがクリアされるとメインCPU
CPU_Mは動作が再開され、所定のクロツク・サ
イクルが完了するとライト動作を終了する。

〔サブCPU CPU_SからメインCPU CPU_Mへのデ
ータ伝送の場合〕事前にメインCPU CPU_MからサブCPU
CPU_Sへのデータ伝送においてコマンドを送つ
ておき、サブCPU CPU_Sからデータを送出す
るように指令しておく。

メインCPU CPU_Mはリードを行い、同時に
ウエイトがかかつて停止する。

サブCPU CPU_Sは事前に与えられたコマン
ドに従い、CPUセレクト信号SELECTが与え
られると双方向バツフアBUF₃を介してデータ
をデータ・バスDATAに送出し、同時に出力
ポートS₄から信号を送出してウエイト・クリア
信号CLEARを出す。

メインCPU CPU_Mはウエイトが解除されて
動作が再開され、データの読み込みを行う。

第４図は上記の動作における各部の波形を示し
たものであり、DATAはデータ・バスの状態、
SETはアドレス・デコーダDECから与えられる
ウエイト・セツト信号、WAITはメインCPU
CPU_Mに与えられるウエイト信号、CLEARはウ
エイト・クリア信号である。なお、信号は負論理
で示してある。

（発明が解決しようとする問題点）従来のデータ伝送は上記の如く行われるもので
あるが、次のような欠点があつた。すなわち、上
記の動作はサブCPU CPU_S側からウエイト・ク
リア信号CLEARが正確に与えられれば問題ない
が、実際の装置においてはサブCPU CPU_Sの暴
走等によりウエイト・クリア信号CLEARが出つ
放しとなつてしまう事態も考えられる。この場
合、メインCPU CPU_Mがライト動作によりデー
タの伝送を行つてラツチ回路１ａによりウエイト
状態に入ろうとすると、ラツチ回路１ａは常にウ
エイト・クリア信号CLEARが与えられているた
め、同時にウエイトがクリアされ、メインCPU
CPU_Mは短時間でデータ伝送が完了したものと判
断して、その後も無用なデータ伝送を返すことと
なる。

また、実装されていないサブCPUのアドレス
を指定して入出力動作を行つた際にはいつまでも
ウエイト・クリア信号CLEARが与えられず、そ
の後の動作を行えないという事態も考えられる。

本発明は上記の点に鑑み提案されたものであ
り、その目的とするところは、サブCPU側の回
路が暴走してウエイト・クリア信号が出つ放しと
なつていることを検知し、その後の無用なデータ
伝送を行わないようにしたCPU間データ伝送装
置を提供することにある。

（問題点を解決するための手段）以下、本発明の一実施例を図面に沿つて説明す
る。

第１図は第３図におけるラツチ回路１ａに新た
な機能を付加したものである。よつて、図に同一
符号で示した端子もしくは信号は第３図のものに
対応している。

第１図において、構成を説明すると、アドレ
ス・デコーダDECから与えられるウエイト・セ
ツト信号SETはラツチLAT₃のクロツク端子とワ
ンシヨツト・マルチOM₁，OM₂のトリガ端子と
に与えられるようになつており、ラツチLAT₃の
出力信号とワンシヨツト・マルチOM₁の出力信
号とがナンド・ゲートG₁の両入力端子に与えら
れ、ゲートG₁の出力信号がウエイト信号WAIT
として取り出されている。

なお、ラツチLAT₃のデータ入力端子は正電源
に接続されており、クロツク端子に与えられる信
号の正の立上りにより出力端子がハイレベルとな
り、クリア端子にローレベルの信号が与えられる
までその状態を保持するものである。また、ワン
シヨツト・マルチOM₁，OM₂は正のトリガによ
り動作し、時定数設定用のコンデンサC₁，C₂、
抵抗R₁，R₂で決まる時間中ハイレベルの信号を
出力するものであり、ワンシヨツト・マルチ
OM₁についてはクリア端子にローレベルの信号
が与えられるとその時点で動作が復帰するように
なつている。なお、ワンシヨツト・マルチOM₁
の設定時間τ₁は数100μsecに、ワンシヨツト・マ
ルチOM₂の設定時間τ₂は数μsecに夫々設定され
ているものである。

次いで、サブCPU CPU_Sの搭載されたボード
２〜Ｎ側から与えられるウエイト・クリア信号
CLEARはインバータＩを介してナンド・ゲート
G₃の一方の入力端子に与えられるようになつて
おり、ゲートG₃の他の入力端子にはウエイト・
セツト信号SETが与えられるようになつている。

そして、ゲートG₃の出力信号はラツチLAT₄の
データ入力端子に与えられ、このラツチLAT₄の
出力信号はワンシヨツト・マルチOM₁のクリア
端子に与えられると共に、ワンシヨツト・マルチ
OM₂の出力信号と供にオア・ゲート（負論理の
アンド・ゲート）G₂の両入力端子に与えられ、
ゲートG₂の出力信号がラツチLAT₃のクリア端子
に与えられるようになつている。

なお、ラツチLAT₄のクロツク端子にはメイン
CPU CPU_Mのクロツク信号CLOCKが与えられる
ようになつており、その正の立上りでラツチ動作
が行われるものである。

しかして、動作にあつては、次の三つの状態が
考えられる。すなわち、メインCPU CPU_MがサブCPU CPU_Sに対し
てライト／リードが行われた後に正常にウエイ
ト・クリア信号CLEARが現れる場合。

サブCPU CPU_Sが暴走し、常にウエイト・
クリア信号CLEARがローレベルでアクテイブ
となつている場合。

実装されていないサブCPUのアドレスを指
定した時等において、いつまでもウエイト・ク
リア信号CLEARがハイレベルでアクテイブと
ならない場合。

である。

第２図は上記の各場合についての各部の動作波
形を示したものであり、(イ)は正常動作を、(ロ)はウ
エイト・クリア信号CLEARが出つ放しの際の動
作を、(ハ)はウエイト・クリア信号CLEARが所定
時間以内に出ない場合の動作を夫々示している。
なお、ライト動作について示してあるが、ウエイ
トのセツト、クリアに関してはリード動作におい
ても同様である。

しかして、ワンシヨツト・マルチOM₁の設定
時間τ₁は正常動作時におけるウエイト・セツト信
号SETの発生からウエイト・クリア信号CREAR
が与えられるまでの入出力時間より充分大きく設
定され、ワンシヨツト・マルチOM₂の設定時間
τ₂は正常時におけるウエイト・セツト信号SETの
発生からウエイト・クリア信号CLEARが与えら
れるまでの時間より充分短く設定されており、時
間τ₂内にウエイト・クリア信号CLEARがアクテ
イブ（ローレベル）である場合にはサブCPU側
の暴走と判断し、また時間τ₁経過後であつてもウ
エイト・クリア信号CLEARが出ないでハイレベ
ルのままであるときは実装されていないサブ
CPUへのアクセスあるいは故障と判断し、いず
れの場合にもワンシヨツト・マルチOM₁の出力
ｆをローレベルに反転させることによりウエイト
信号WAITを解除するようにしている。

そして、正常の動作にあつてはラツチLAT₃が
クリアされることによりウエイト信号WAITが
クリアされるものであるが、上記の異常時にはラ
ツチLAT₃の出力はクリアされずに保持されるの
で、入出力動作の後にラツチLAT₃の出力を判断
することにより直前に行われたデータ伝送が無効
であつたことを検知することができ、以後の無駄
な動作を回避することができる。

以下、上記の各動作について説明する。なお、
前述したようにメインCPU CPU_M側からライト
動作を行う場合について説明する。

正常時の動作にあつては第２図イに示すよう
に、メインCPU CPU_Mのクロツク信号CLOCKの
T₁サイクルの後半で書込データDATAが確定す
ると、続くT₂サイクルの前半で所定のサブCPU
CPU_Sのアドレスが与えられ、セレクト信号
SELECTがアクテイブとなる。

なお、実際にはＩ／Ｏモードで書込もしくは続
出の動作が行われるので、セレクト信号
SELECTはアドレス信号とＩ／Ｏリクエスト信
号の両者から合成されるものである。

次いで、いずれかのサブCPU CPU_Sに対して
セレクト信号SELECTが発生するとセツト信号
SETがアクテイブとなり、ラツチLAT₃およびワ
ンシヨツト・マルチOM₁，OM₂にクロツクおよ
びトリガが与えられ、その出力信号ｅ，ｆ，ｃは
ハイレベルとなり、ゲートG₁の出力、すなわち
ウエイト信号WAITがアクテイブとなつてメイ
ンCPU CPU_Mはウエイト・サイクルT_Wに入る。

一方、ゲートG₃はセツト信号SETとウエイ
ト・クリア信号CLEARを反転した信号との否定
論理積をとつてラツチLAT₄に入力し、ラツチ
LAT₄はクロツク信号CLOCKの立上りで信号ａ
の値を取り込むが、信号ａにサブCPU CPU_Sよ
りウエイト・クリア信号CLEARが与えられるま
でハイレベルを保つため、ラツチLAT₄の出力ｂ
はハイレベルを維持し、よつてワンシヨツト・マ
ルチOM₁にはクリア信号は与えられず、また、
ゲートG₂の出力ｄはハイレベルであるためラツ
チLAT₃にもクリア信号は与えられない。

また、ワンシヨツト・マルチOM₂の設定時間
τ₂は正常時におけるサブCPU CPU_Sからのウエ
イト・クリア信号CLEARの返送時間よりも充分
短く設定されているため、信号ｃはウエイト・ク
リア信号CLEARがアクテイブとなる以前にロー
レベルに復帰し、ゲートG₂のガードを解除する。
そして、その後にサブCPU CPU_Sよりウエイ
ト・クリア信号CLEARが与えられると信号ａが
同時に変化し、続くクロツク信号CLOCKの立上
りでラツチLAT₄の出力ｂがローレベルに変化す
る。

これにより、ワンシヨツト・マルチOM₁がク
リアされ、また、ゲートG₂を介してラツチLAT₃
もクリアされ、ゲートG₁の出力がハイレベルに
復帰してウエイト信号WAITが解除される。そ
して、ウエイトが解除されると、続くT₃サイク
ルでセレクト信号SELECTが消滅し、T₃サイク
ルの終了とともにデータDATAも消滅する。

次にサブCPU CPU_Sの暴走等によりウエイ
ト・クリア信号CLEARが出つ放しの場合にあつ
ては、第２図ロに示すように、セツト信号SET
を反転した波形でゲートG₃の出力ａが変化する
ので、続くクロツク信号CLOCKの立上りでラツ
チLAT₄の出力ｂがローレベルに変化し、ワンシ
ヨツト・マルチOM₁がクリアされ、セツト信号
SETの立上りでハイレベルに変化した信号ｆは
即座にローレベルに復帰し、同時にウエイト信号
WAITも解除される。

一方、ゲートG₂はワンシヨツト・マルチOM₂
の信号発生期間中、一端にハイレベルのガード信
号が与えられてローレベルの信号が通過できない
ようにされているので、ラツチLAT₃はクリアさ
れず、よつて、入出力動作の後にラツチLAT₃の
状態、すなわち出力ｅを判別することにより、直
前の入出力動作が有効であつたか無効であつたか
を知ることができる。

次に実装されていないサブCPUのアドレスを
指定して入出力動作を行つたり、回路の故障等に
よりウエイト・クリア信号CLEARがいつまでも
返つてこない場合にあつては、第２図ハに示すよ
うに、ワンシヨツト・マルチOM₁の動作により
正常時の入出力動作に必要な時間よりも充分大き
く設定した時間τ₁経過後に信号ｆを反転させ、こ
れによりウエイト信号WAITを強制的に解除す
るようにしている。なお、この動作の後にあつて
も、ラツチLAT₃はクリアされないので、入出力
動作の後に信号ｅを判別することにより、データ
伝送の有効、無効を知ることができる。

（発明の効果）以上のように、本発明にあつては、１つのメイ
ンCPUと、複数のサブCPUと、各CPU間を接続
するデータ・バスと、メインCPUから個々のサ
ブCPUに接続されるCPUセレクト線と、メイン
CPUがサブCPUに対しライト／リードを行う際
にメインCPU自身にウエイト信号を与えるラツ
チ回路と、サブCPUの入出力の完了を示すと共
にメインCPUのウエイトを解除するウエイト・
クリア信号を前記のラツチ回路に与えるウエイ
ト・クリア線とを備え、メインCPUからのリー
ド／ライトによりデータおよびコマンドの伝送を
行うCPU間データ伝送装置において、メインCPU自身にウエイト信号を与える前記
ラツチ回路は、ラツチLAT₃、LAT₄と、ワンシ
ヨツト・マルチOM₁，OM₂と、ナンド・ゲート
G₁，G₃と、インバータＩと、オア・ゲートG₂と
から構成され、アドレス・デコーダDECからのウエイト・セ
ツト信号SETはラツチLAT₃のクロツク端子CLK
とワンシヨツト・マルチOM₁，OM₂のトリガ端
子Ｔとナンド・ゲートG₃の一方の入力端子に与
えられ、サブCPUの搭載されたボードからのウ
エイト・クリア信号CLEARはインバータＩを介
してナンド・ゲートG₃の他の入力端子に与えら
れ、ナンド・ゲートG₃の出力信号はラツチLAT₄
のデータ入力端子Ｄに与えられ、ラツチLAT₄の
クロツク端子CLKにはメインCPUのクロツク信
号CLOCKが与えらえ、このラツチLAT₄の出力
信号はワンシヨツト・マルチOM₁のクリア端子
CLKに与えられると共に、ワンシヨツト・マル
チOM₂の出力信号と共にオア・ゲートG₂の両入
力端子に与えられ、オア・ゲートG₂の出力信号
がラツチLAT₃のクリア端子CLKに与えられ、ラ
ツチLAT₃の出力信号とワンシヨツト・マルチ
OM₁の出力信号とがナンド・ゲートG₁の両入力
端子に与えられ、ナンド・ゲートG₁の出力信号
がウエイト信号WAITとして取り出されるので、サブCPUが暴走した時等においても無駄なデ
ータ伝送が続けられるという不都合がなくなる。

【図面の簡単な説明】

第１図は本発明の一実施例における回路構成
図、第２図イ〜ハはその動作を示す各部の波形
図、第３図は従来例における回路構成図、第４図は
その動作を示す各部の波形図である。１，２，〜Ｎ……ボード、CPU_M……メイン
CPU、CPU_S……サブCPU、１ａ……ラツチ回
路、LAT，LAT₃，LAT₄……ラツチ、DEC……
アドレス・デコーダ、BUF₁，BUF₃……双方向
バツフア、Ｇ，G₁，G₂，G₃……ゲート、Ｉ……
インバータ、OM₁，OM₂……ワンシヨツト・マ
ルチ、DATA……データ・バス、SELECT……
CPUセレクト線、CLEAR……ウエイト・クリア
線。

Claims

【特許請求の範囲】１１つのメインCPUと、複数のサブCPUと、
各CPU間を接続するデータ・バスと、メイン
CPUから個々のサブCPUに接続されるCPUセレ
クト線と、メインCPUがサブCPUに対しライ
ト／リードを行う際にメインCPU自身にウエイ
ト信号を与えるラツチ回路と、サブCPUの入出
力の完了を示すと共にメインCPUのウエイトを
解除するウエイト・クリア信号を前記のラツチ回
路に与えるウエイト・クリア線とを備え、メイン
CPUからのリード／ライトによりデータおよび
コマンドの伝送を行うようにしたCPU間データ
伝送装置において、メインCPU自身にウエイト信号を与える前記
ラツチ回路は、ラツチ（LAT₃、LAT₄）と、ワンシヨツト・マルチ（OM₁，OM₂）と、ナンド・ゲート（G₁，G₃）と、インバータ（Ｉ）と、オア・ゲート（G₂）から構成され、アドレス・デコーダ（DEC）からのウエイ
ト・セツト信号（SET）はラツチ（LAT₃）のク
ロツク端子（CLK）とワンシヨツト・マルチ
（OM₁，OM₂）のトリガ端子（Ｔ）とナンド・ゲ
ート（G₃）の一方の入力端子に与えられ、サブCPUの搭載されたボードからのウエイ
ト・クリア信号（CLEAR）はインバータ(I)を介
してナンド・ゲート（G₃）の他の入力端子に与
えられ、ナンド・ゲート（G₃）の出力信号はラツチ
（LAT₄）のデータ入力端子(D)に与えられ、ラツチ（LAT₄）のクロツク端子（CLK）には
メインCPUのクロツク信号（CLOCK）が与えら
れ、このラツチ（LAT₄）の出力信号はワンシヨツ
ト・マルチ（OM₁）のクリア端子（CLK）に与
えられると共に、ワンシヨツト・マルチ（OM₂）
の出力信号と共にオア・ゲート（G₂）の両入力
端子に与えられ、オア・ゲート（G₂）の出力信号がラツチ
（LAT₃）のクリア端子（CLK）に与えられ、ラツチ（LAT₃）の出力信号とワンシヨツト・
マルチ（OM₁）の出力信号とがナンド・ゲート
（G₁）の両入力端子に与えられ、ナンド・ゲート（G₁）の出力信号がウエイト
信号（WAIT）として取り出されることを特徴
とするCPU間データ伝送装置。