JPH02239656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02239656A JPH02239656A JP1059709A JP5970989A JPH02239656A JP H02239656 A JPH02239656 A JP H02239656A JP 1059709 A JP1059709 A JP 1059709A JP 5970989 A JP5970989 A JP 5970989A JP H02239656 A JPH02239656 A JP H02239656A
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- JP
- Japan
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- conductivity type
- gate electrode
- electrode
- polycrystalline silicon
- electrodes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、Ｎ −ＰｏｌｙＳｌの電極とＰ＋−Ｐｏｌ
ｙＳｉの電極を相互の不純物が拡散して混じり合うこと
なく接続することができる半導体装置に関する。
ｙＳｉの電極を相互の不純物が拡散して混じり合うこと
なく接続することができる半導体装置に関する。
（従来の技術）
従来ＮＭＯＳＰＥＴのゲート電極材料にＮ −Ｐｏ１
ｙＳｉを用いＰＭＯＳＦＥＴのゲート電極材料にＰ＋一
Ｐｏ １ ｙＳ ｉを用いて、ＮＭＯＳＦＥＴ ． Ｐ
ＭＯＳＰＥＴともに表面チャネル型としたＣＭＯＳ回路
を形成する場合、第２図に示す如く、１つの連続した多
結晶シリコンにＮ型不純物とＰ型不純物を打ち分けて領
域１．２を形成していた。この領域１，２はそれぞれソ
ース及びドレイン３，４に接続されている。
ｙＳｉを用いＰＭＯＳＦＥＴのゲート電極材料にＰ＋一
Ｐｏ １ ｙＳ ｉを用いて、ＮＭＯＳＦＥＴ ． Ｐ
ＭＯＳＰＥＴともに表面チャネル型としたＣＭＯＳ回路
を形成する場合、第２図に示す如く、１つの連続した多
結晶シリコンにＮ型不純物とＰ型不純物を打ち分けて領
域１．２を形成していた。この領域１，２はそれぞれソ
ース及びドレイン３，４に接続されている。
しかし従来の方法では、両不純物が拡散して混じり合っ
てしまうため、ゲート電極の仕事関数が変わってしまい
、しきい値電圧が変動する問題点があった。また、第３
図のようにＮ −ＰｏｌｙＳｉの領域１とＰ −Ｐ
ｏｌｙＳｉの領域２の間部分５の距離ｄを大きくすれば
、不純物が混じり合うことを防ぐことができるが、ＬＳ
Ｉ回路の高密度化を妨げ、また、両電極間には不純物が
含まれないため抵抗が高いなどの問題がある。
てしまうため、ゲート電極の仕事関数が変わってしまい
、しきい値電圧が変動する問題点があった。また、第３
図のようにＮ −ＰｏｌｙＳｉの領域１とＰ −Ｐ
ｏｌｙＳｉの領域２の間部分５の距離ｄを大きくすれば
、不純物が混じり合うことを防ぐことができるが、ＬＳ
Ｉ回路の高密度化を妨げ、また、両電極間には不純物が
含まれないため抵抗が高いなどの問題がある。
（発明が解決しようとする課題）
以上述べたように、従来の技術ではＮ型不純物とＰＷ不
純物が相互に拡散して混じり合ってしまい、これを防ぐ
ためには，それぞれの不純物を含んだ領域間の距離ｄを
大きくしなければならない問題点があった。
純物が相互に拡散して混じり合ってしまい、これを防ぐ
ためには，それぞれの不純物を含んだ領域間の距離ｄを
大きくしなければならない問題点があった。
本発明は、Ｎ −ＰｏｌｙＳｉから成る電極と、Ｐ
−ＰｏｌｙＳｉから成る電極を電気的に接続できかつ
両不純物が相互に拡散して混じり合うことを防ぐことが
できる半導体装置を提供することを目的とする。
−ＰｏｌｙＳｉから成る電極を電気的に接続できかつ
両不純物が相互に拡散して混じり合うことを防ぐことが
できる半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明においては、Ｎ” −Ｐｏ １ ｙＳ ｉから成
る電極とＰ −ＰｏｌｙＳｉがら成る電極を両電極上
は金属シリサイドであるが、両電極間は、シリサイド化
していない金属膜層で接続することによって、不純物の
相互拡散なしに両電極を電気的に接続することができる
。
る電極とＰ −ＰｏｌｙＳｉがら成る電極を両電極上
は金属シリサイドであるが、両電極間は、シリサイド化
していない金属膜層で接続することによって、不純物の
相互拡散なしに両電極を電気的に接続することができる
。
（作 用）
シリサイド化していない金属は不純物が拡散しにくい性
質をもっているので％Ｎ”−ＰｏｌｙＳｔから成る電極
とＰ −ＰｏｌｙＳｉから成る電極を接続する金属シ
リサイドの両電極間に、シリサイド化していない領域を
はさむことによって不純物が拡散して混じりあうことを
防ぐことができる。
質をもっているので％Ｎ”−ＰｏｌｙＳｔから成る電極
とＰ −ＰｏｌｙＳｉから成る電極を接続する金属シ
リサイドの両電極間に、シリサイド化していない領域を
はさむことによって不純物が拡散して混じりあうことを
防ぐことができる。
（実施例）
以下、本発明の実施例を図面を用いて説明する。第１図
（ａ）〜第１図（ｅ）は、本発明の一実施例の製造工程
における断面図である。まず第１図（ａ）に示すごとく
、半導゛体基板６上にＮＭＯＳＦＥＴを形成するＰ−ウ
ェル（Ｐ−Ｖｅｉｌ） ７とＰＭＯＳＦＥＴを形成する
Ｎ−ウェル（Ｎ−Ｗｅｌｌ）８を形成した後、素子領域
４と素子分離領域３を形成する。ここで、ＮＭＯＳＰＥ
Ｔを形成する領域がＰ型、ＰＭＯＳＰＥＴ領域がＮ型に
なっていれば片方のウェル（Ｖｅｉｌ）だけで構成して
も問題は無い。次に多結晶シリコンを全面に堆積し、隣
とホウ素を選択的に高ドーズ量でイオン注入した後、前
記隣とホウ素のイオン注入した領域の少くとも境界を含
む所定領域に第１図（ｂ）のごとく開孔１２を写真触刻
法および反応性イオンエッチング法により設ける。次い
で前記開孔部を含む半導体主面全体にＣＶＤ膜９を堆積
する（第１図（Ｃ））。次いで反応性イオンエッチング
により該ＣＶＤＭ１３をエッチングし第１図で示した多
結晶シリコン膜１，２が露出した時点で該工程を終了す
る。かかる工程により前記開孔部にはＣＶＤ膜９が残存
する様な埋込工程が完了する（第１図（ｄ））。この後
ＮＭＯＳＰＥＴのゲート電極であ：６Ｎ −Ｐｏｌｙ
Ｓｉ層１′とＰＭＯＳＦＥＴ （７）ゲート電極である
Ｐ −Ｐｏｌｙｓｉ層２′が前記開孔部の絶縁物埋込
み部９を介して隣接するごとく選択的にエッチングしパ
ターン形成する。
（ａ）〜第１図（ｅ）は、本発明の一実施例の製造工程
における断面図である。まず第１図（ａ）に示すごとく
、半導゛体基板６上にＮＭＯＳＦＥＴを形成するＰ−ウ
ェル（Ｐ−Ｖｅｉｌ） ７とＰＭＯＳＦＥＴを形成する
Ｎ−ウェル（Ｎ−Ｗｅｌｌ）８を形成した後、素子領域
４と素子分離領域３を形成する。ここで、ＮＭＯＳＰＥ
Ｔを形成する領域がＰ型、ＰＭＯＳＰＥＴ領域がＮ型に
なっていれば片方のウェル（Ｖｅｉｌ）だけで構成して
も問題は無い。次に多結晶シリコンを全面に堆積し、隣
とホウ素を選択的に高ドーズ量でイオン注入した後、前
記隣とホウ素のイオン注入した領域の少くとも境界を含
む所定領域に第１図（ｂ）のごとく開孔１２を写真触刻
法および反応性イオンエッチング法により設ける。次い
で前記開孔部を含む半導体主面全体にＣＶＤ膜９を堆積
する（第１図（Ｃ））。次いで反応性イオンエッチング
により該ＣＶＤＭ１３をエッチングし第１図で示した多
結晶シリコン膜１，２が露出した時点で該工程を終了す
る。かかる工程により前記開孔部にはＣＶＤ膜９が残存
する様な埋込工程が完了する（第１図（ｄ））。この後
ＮＭＯＳＰＥＴのゲート電極であ：６Ｎ −Ｐｏｌｙ
Ｓｉ層１′とＰＭＯＳＦＥＴ （７）ゲート電極である
Ｐ −Ｐｏｌｙｓｉ層２′が前記開孔部の絶縁物埋込
み部９を介して隣接するごとく選択的にエッチングしパ
ターン形成する。
本工程により前記Ｎ”−Ｐｏ ｌ ｙＳ Ｌ層１′とＰ
−ＰｏｌｙＳｉ層２′は電気的に絶縁状態となる。
−ＰｏｌｙＳｉ層２′は電気的に絶縁状態となる。
次に通常のイオン注入法により、ＮＭＯＳ−ＦＥＴおよ
びＰＭＯＳＦＥＴのソース，ドレインを形成し、チタン
．モリブデン，タングステンなどの金属をスパッタリン
グ法で全面堆積し、少くとも前記Ｎ＋−ＰｏｌｙＳｉ層
１′とＰ −Ｐｏｌｙ−ＳＬ層２′が電気的に接続さ
れるごとくバターニングする。次いで約６００℃で熱処
理を行い、前記金属のＮ”−ＰｏｌｙＳｉ層１′とＰ”
−ＰｏｌｙＳｔ層２′上の部分の金属膜をシリサイド化
させ、接触部における抵抗を下げる。この時、Ｎ”−Ｐ
ｏ１ｙｓｉとＰ＋−ＰｏｌｙＳｉの間に埋めこんだＣＶ
Ｄ膜上の金属膜１０はシリサイド化しない為、Ｎ”−Ｐ
ｏｌｙＳｉとＰ”−ＰｏｌｙＳｉの不純物を拡散して、
互いの領域に混在することを防止できる。次いで通常の
配線工程、パッシベーション工程を行い、半導体装置を
完成させる。
びＰＭＯＳＦＥＴのソース，ドレインを形成し、チタン
．モリブデン，タングステンなどの金属をスパッタリン
グ法で全面堆積し、少くとも前記Ｎ＋−ＰｏｌｙＳｉ層
１′とＰ −Ｐｏｌｙ−ＳＬ層２′が電気的に接続さ
れるごとくバターニングする。次いで約６００℃で熱処
理を行い、前記金属のＮ”−ＰｏｌｙＳｉ層１′とＰ”
−ＰｏｌｙＳｔ層２′上の部分の金属膜をシリサイド化
させ、接触部における抵抗を下げる。この時、Ｎ”−Ｐ
ｏ１ｙｓｉとＰ＋−ＰｏｌｙＳｉの間に埋めこんだＣＶ
Ｄ膜上の金属膜１０はシリサイド化しない為、Ｎ”−Ｐ
ｏｌｙＳｉとＰ”−ＰｏｌｙＳｉの不純物を拡散して、
互いの領域に混在することを防止できる。次いで通常の
配線工程、パッシベーション工程を行い、半導体装置を
完成させる。
［発明の効果］
以上述べてきたように、本発明によればＮ＋Ｐｏ １
ｙＳ ｉ電極とＰ −ＰｏｌｙＳｉ電極を接続する金
属Ｍ層において、両電極上はシリサイド化しているが、
両電極間の酸化膜の上はシリサイド化していないため、
両電極の不純物が拡散して相互に混じり合うことが防止
できる。また本発明によればＣＭＯＳ回路においてＰＭ
ＯＳＦＥＴのゲート電極にＰ −ＰｏｌｙＳｉ層２が
使える為、表面チャネル型が実現でき、従来埋め込みチ
ャネル型で問題になっていた表面近傍でのリーク電流を
低減することができる。
ｙＳ ｉ電極とＰ −ＰｏｌｙＳｉ電極を接続する金
属Ｍ層において、両電極上はシリサイド化しているが、
両電極間の酸化膜の上はシリサイド化していないため、
両電極の不純物が拡散して相互に混じり合うことが防止
できる。また本発明によればＣＭＯＳ回路においてＰＭ
ＯＳＦＥＴのゲート電極にＰ −ＰｏｌｙＳｉ層２が
使える為、表面チャネル型が実現でき、従来埋め込みチ
ャネル型で問題になっていた表面近傍でのリーク電流を
低減することができる。
第１図は実施例の製造工程を示す図、第２図および第３
図は従来例を示す図である。 １−ＮＭＯＳＰＥＴのＮ” −Ｐｏ １ ｙＳ ｉ電極
１、２．・・ＰＭＯＳＦＥＴのＰ”−ＰｏｌｙＳｉ電極
２、３・・・Ｎｌ４０ＳＦＥＴのソース及びドレイン、
４・・・ＰＭＯＳＰＥＴのソース及びドレイン、５・・
・Ｎ”−ＰｏｌｙＳＬとＰ” −Ｐｏ ｌ ｙＳ ｉ間
のＰｏｌｙｓＬの領域、６・・・半導体基板、７・・・
Ｐウエル、８・・・Ｎウエル、９・・・ＣＶＤ膜、１０
金属、１１・・・シリサイド、１２・・・Ｐｏｌｙ−Ｓ
ｉ膜開孔部。
図は従来例を示す図である。 １−ＮＭＯＳＰＥＴのＮ” −Ｐｏ １ ｙＳ ｉ電極
１、２．・・ＰＭＯＳＦＥＴのＰ”−ＰｏｌｙＳｉ電極
２、３・・・Ｎｌ４０ＳＦＥＴのソース及びドレイン、
４・・・ＰＭＯＳＰＥＴのソース及びドレイン、５・・
・Ｎ”−ＰｏｌｙＳＬとＰ” −Ｐｏ ｌ ｙＳ ｉ間
のＰｏｌｙｓＬの領域、６・・・半導体基板、７・・・
Ｐウエル、８・・・Ｎウエル、９・・・ＣＶＤ膜、１０
金属、１１・・・シリサイド、１２・・・Ｐｏｌｙ−Ｓ
ｉ膜開孔部。
Claims (2)
- （１）半導体基板上に第１導電型の素子領域と第２導電
型の素子領域と素子分離領域を形成し、該半導体主面の
第１導電型の素子領域と第２導電型の素子領域にＭＯＳ
型トランジスタ形成のためのゲート酸化膜を形成する工
程と次いでＭＯＳ型トランジスタのゲート電極として多
結晶シリコン膜を堆積する工程と該第１導電型の素子領
域上の前記ポリシリコン膜の所定位置に第１導電型の不
純物を導入する工程と第２導電型の素子領域上の多結晶
シリコン膜の所定位置に第２導電型の不純物を導入する
工程と前記第１および第２導電型多結晶シリコンの少く
とも境界部を含む領域に開孔部を設ける工程と該開孔部
に絶縁物を埋込む工程と該開孔部を含み前記第１および
第２導電型のポリシリコンをゲート電極配線のパターン
に加工する工程と該第１導電型のゲート電極と第２導電
型のゲート電極を金属膜層で接続することを具備してな
る半導体装置の製造方法。 - （２）多結晶シリコンからなる第１導電型ゲート電極と
第２導電型ゲート電極は境界部に配置された絶縁物から
なる埋込み層で電気的に分離され該多結晶シリコンから
なる第１導電型ゲート電極と第２導電型ゲート電極は金
属膜で電気的に接続されて工程を具備してなる請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059709A JPH02239656A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059709A JPH02239656A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239656A true JPH02239656A (ja) | 1990-09-21 |
Family
ID=13121011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059709A Pending JPH02239656A (ja) | 1989-03-14 | 1989-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02239656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633523A (en) * | 1994-04-28 | 1997-05-27 | Ricoh Company, Ltd. | Complementary mis semiconductor device of dual gate structure having a silicide layer including a thinned portion |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-03-14 JP JP1059709A patent/JPH02239656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633523A (en) * | 1994-04-28 | 1997-05-27 | Ricoh Company, Ltd. | Complementary mis semiconductor device of dual gate structure having a silicide layer including a thinned portion |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
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