JPH01110761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01110761A JPH01110761A JP62268462A JP26846287A JPH01110761A JP H01110761 A JPH01110761 A JP H01110761A JP 62268462 A JP62268462 A JP 62268462A JP 26846287 A JP26846287 A JP 26846287A JP H01110761 A JPH01110761 A JP H01110761A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
絶縁膜の厚さの異なる複数のトランジス、りを有する半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
従来、この種の複数のトランジスタを有する半導体装置
を製造するためには、通常の電源電圧で動作するトラン
ジスタ、たとえば電源電圧５Ｖで動作するトランジスタ
に加えて、電源電圧が５Ｖよシ高い電圧で動作するトラ
ンジスタを同一基板上に形成するために、膜厚の異なる
ゲート絶縁膜を形成することが必要である。
を製造するためには、通常の電源電圧で動作するトラン
ジスタ、たとえば電源電圧５Ｖで動作するトランジスタ
に加えて、電源電圧が５Ｖよシ高い電圧で動作するトラ
ンジスタを同一基板上に形成するために、膜厚の異なる
ゲート絶縁膜を形成することが必要である。
従来の技術による半導体装置の製造方法としては、２種
類のゲート絶縁膜の膜厚をｄｌ ＋ ｄｚ （ｄｌ＞ｄ
２ ）とするとき、第１のゲート絶縁膜形成工程でｃｔ
、−ｃｔ。
類のゲート絶縁膜の膜厚をｄｌ ＋ ｄｚ （ｄｌ＞ｄ
２ ）とするとき、第１のゲート絶縁膜形成工程でｃｔ
、−ｃｔ。
の厚さの絶縁膜を形成し、その後、通常の電源電圧で動
作するトランジスタ形成領域の絶縁膜を選択的にエツチ
ングして除去し、第２のゲート絶縁膜形成工程でｄ２の
厚さの絶縁膜を形成するという二度の形成工程によシ、
半導体装置のゲート絶縁膜を形成していた。
作するトランジスタ形成領域の絶縁膜を選択的にエツチ
ングして除去し、第２のゲート絶縁膜形成工程でｄ２の
厚さの絶縁膜を形成するという二度の形成工程によシ、
半導体装置のゲート絶縁膜を形成していた。
上述した従来の半導体装置の製造方法は、ゲート絶１Ｆ
ｆｆの厚いトランジスタの絶縁膜を二度のゲート絶縁膜
形成工程により形成していたために、ゲート絶縁膜の厚
さのばらつきが犬きく、また、−度目のゲート絶縁膜形
成工程と二度目のゲート絶縁膜形成工程との間に付着す
るごみ等によるゲート絶縁膜の耐圧の劣化が起こりやす
いという欠点を有していた。
ｆｆの厚いトランジスタの絶縁膜を二度のゲート絶縁膜
形成工程により形成していたために、ゲート絶縁膜の厚
さのばらつきが犬きく、また、−度目のゲート絶縁膜形
成工程と二度目のゲート絶縁膜形成工程との間に付着す
るごみ等によるゲート絶縁膜の耐圧の劣化が起こりやす
いという欠点を有していた。
本発明の目的は、ゲート絶縁膜の厚さのばらつきが少（
、かつゲート絶縁膜の欠陥による耐圧の劣化の少ない半
導体装置の製造方法を提供することにある。
、かつゲート絶縁膜の欠陥による耐圧の劣化の少ない半
導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上にフィ
ールド絶縁膜と膜厚の厚い第１絶縁膜とを選択的に形成
する工程と、全面に第１多結晶シリコン層を形成したの
ちバターニングし前記第１絶縁膜上に第１ゲート電極を
形成する工程と、前記第１ゲート電極下を除き前記第１
絶縁膜を除去したのち全面に膜厚の薄い第２絶縁膜を形
成する工程と、全面に第２多結晶シリコン層を形成した
のちバターニングし前記第２絶縁膜上に第２ゲート電極
を形成する工程とを含んで構成される。
ールド絶縁膜と膜厚の厚い第１絶縁膜とを選択的に形成
する工程と、全面に第１多結晶シリコン層を形成したの
ちバターニングし前記第１絶縁膜上に第１ゲート電極を
形成する工程と、前記第１ゲート電極下を除き前記第１
絶縁膜を除去したのち全面に膜厚の薄い第２絶縁膜を形
成する工程と、全面に第２多結晶シリコン層を形成した
のちバターニングし前記第２絶縁膜上に第２ゲート電極
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するだ
めの工程項に示した半導体チップの断面図である。
めの工程項に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板１０１にイ
オン注入法によ、９Ｎ型及びＰ型不純物を導入し、Ｎウ
ェル１０２及びＰウェル１０３を形成する。続いて選択
酸化法によシ厚さ約１μｍのフィールド酸化膜１０４と
厚さ１００ＯＡの第１絶縁膜１０５とを形成する。
オン注入法によ、９Ｎ型及びＰ型不純物を導入し、Ｎウ
ェル１０２及びＰウェル１０３を形成する。続いて選択
酸化法によシ厚さ約１μｍのフィールド酸化膜１０４と
厚さ１００ＯＡの第１絶縁膜１０５とを形成する。
次にｉｉ図（ｂ）に示すように、全面に厚さ５０００Ａ
のｍｌ多結晶シリコ７層１０６を形成したのちパターニ
ングし、ｉｉ図（Ｃ）に示すように、第１絶縁膜１０５
上に第１ゲート電極１０６Ａ、１０６Ｂを形成する。
のｍｌ多結晶シリコ７層１０６を形成したのちパターニ
ングし、ｉｉ図（Ｃ）に示すように、第１絶縁膜１０５
上に第１ゲート電極１０６Ａ、１０６Ｂを形成する。
次に第１図（ｄ）に示すように、第１ゲート電極１０６
Ａ、１０６Ｂ下を除き第１絶縁膜１０５を除去したのち
、熱酸化法により全面に５ｉ０２からなる厚さ約４０Ｏ
Ａの第２絶縁膜１０７を形成する。
Ａ、１０６Ｂ下を除き第１絶縁膜１０５を除去したのち
、熱酸化法により全面に５ｉ０２からなる厚さ約４０Ｏ
Ａの第２絶縁膜１０７を形成する。
次にｍ１図（ｅ）に示すように、全面に厚さ約５００Ｏ
Ａの第２多結晶シリコン層１０８を形成したのちパター
ニングし、第１図（ｆｌに示すように、第２絶縁膜１０
７上に第２ゲート電極１０８Ａ、１０８Ｂを形成する。
Ａの第２多結晶シリコン層１０８を形成したのちパター
ニングし、第１図（ｆｌに示すように、第２絶縁膜１０
７上に第２ゲート電極１０８Ａ、１０８Ｂを形成する。
次で熱酸化法によシｆｇ２ゲート電極１０８Ａ、１０８
Ｂ表面に絶縁膜１１３を形成する。
Ｂ表面に絶縁膜１１３を形成する。
以下第１図（ｇ）に示すように、常法に従いＰチャネル
トランジスタ（Ｔｒ ）及びＮチャネルトランジスタ（
Ｔｒ ）のソース・ドレインを形成するための不純物拡
散層を形成する。
トランジスタ（Ｔｒ ）及びＮチャネルトランジスタ（
Ｔｒ ）のソース・ドレインを形成するための不純物拡
散層を形成する。
まず、Ｎ−拡酸層１１２が形成される所のみ残して他の
部分をマスク材でおおい低ドーズのリンのイオン注入を
行う。続いてＮ＋拡散ｉ １０９．１０９Ａが形成場れ
るところを除いてマスク材でおおい、高１−”−ズのヒ
素のイオン注入を行う。この時Ｎ”拡散層１０９Ａが形
成されるところは、第１ゲート電極１０６ Ｉ３ （１
１！ｌは關ドーズのヒ素のイオン注入が行なわれないよ
うにマスク材でおおう。
部分をマスク材でおおい低ドーズのリンのイオン注入を
行う。続いてＮ＋拡散ｉ １０９．１０９Ａが形成場れ
るところを除いてマスク材でおおい、高１−”−ズのヒ
素のイオン注入を行う。この時Ｎ”拡散層１０９Ａが形
成されるところは、第１ゲート電極１０６ Ｉ３ （１
１！ｌは關ドーズのヒ素のイオン注入が行なわれないよ
うにマスク材でおおう。
次に、ｒ拡散）＠ Ｉ ｌ １が形成されるところのみ
残して、マスク材でおおい、低ドーズのボロンのイオン
注入を行う。次で、不純物活性化のため熱処理を行う。
残して、マスク材でおおい、低ドーズのボロンのイオン
注入を行う。次で、不純物活性化のため熱処理を行う。
続いて、Ｐ＋拡散層１１０． ｌｌ０Ａを形成する部分
を残してマスク材でおおい、高ドーズのボロンのイオン
注入を行う。この時、Ｐ＋拡散Ｎ１１０Ａが形成される
ところは、第１ゲート電極１０６ＡｉｌＱには、イオン
注入されないようにマスク材でおおう。
を残してマスク材でおおい、高ドーズのボロンのイオン
注入を行う。この時、Ｐ＋拡散Ｎ１１０Ａが形成される
ところは、第１ゲート電極１０６ＡｉｌＱには、イオン
注入されないようにマスク材でおおう。
次に詔１図（１１）に示すように、各トランジスタのソ
ース・ドレイン形成後、リンをドープしｆｃ層間絶縁膜
１１３を堆積し、熱処理により平担化し、さらにコンタ
クト孔を開孔し１．金属配線であるアルミニウム１１４
を形成する。Ｐ＋拡散層１１０Ａ。
ース・ドレイン形成後、リンをドープしｆｃ層間絶縁膜
１１３を堆積し、熱処理により平担化し、さらにコンタ
クト孔を開孔し１．金属配線であるアルミニウム１１４
を形成する。Ｐ＋拡散層１１０Ａ。
Ｐ−拡散層１１１の二重拡散構造は共に不純物原子はボ
ロンであるが、Ｐ＋拡散層形成前に一度熱処理を行いＰ
−拡散層を深めに拡散することＫよシ実現可能であシ、
またＮ＋拡散層１０９Ａ、Ｎ−拡散層１１２の二重拡散
構造は、不純物原子がヒ素とリンであるため両者の拡散
係数の差によシ実現可能である。また第１ゲート電極１
０６Ａ及び第２ゲート電極１０８ＢはＰ＋型に、そして
第１ゲート電極１０６Ｂ及び第２ゲート電極１０８Ａは
Ｎ”Ｗとなる。
ロンであるが、Ｐ＋拡散層形成前に一度熱処理を行いＰ
−拡散層を深めに拡散することＫよシ実現可能であシ、
またＮ＋拡散層１０９Ａ、Ｎ−拡散層１１２の二重拡散
構造は、不純物原子がヒ素とリンであるため両者の拡散
係数の差によシ実現可能である。また第１ゲート電極１
０６Ａ及び第２ゲート電極１０８ＢはＰ＋型に、そして
第１ゲート電極１０６Ｂ及び第２ゲート電極１０８Ａは
Ｎ”Ｗとなる。
上記の製造工程によシ、ゲート絶縁膜の厚さが１００Ｏ
Ａと４００Ａのトランジスタを製造することができる。
Ａと４００Ａのトランジスタを製造することができる。
上記の実施例では、一部の拡散層をＮ−、Ｎ”！。
Ｐ−、Ｐ＋型の二重構造にしているが、これはトランジ
スタに印加される電圧によって決まるものであシ、特に
、上記実施例は通常用いられている５■電源電圧に加え
て、２０ｖ以上の電圧で動作可能なトランジスタを製造
する例を示している。
スタに印加される電圧によって決まるものであシ、特に
、上記実施例は通常用いられている５■電源電圧に加え
て、２０ｖ以上の電圧で動作可能なトランジスタを製造
する例を示している。
このように本実施例によれば、厚さの異なるゲート絶縁
膜を別の工程でしかも一度の工程で形成できるため、ゲ
ート絶縁膜の厚さのばらつきが少くなシ、かつごみ等の
付着によるゲート絶縁膜の欠陥、が防止される。
膜を別の工程でしかも一度の工程で形成できるため、ゲ
ート絶縁膜の厚さのばらつきが少くなシ、かつごみ等の
付着によるゲート絶縁膜の欠陥、が防止される。
上記の実施例においては、第１多結晶シリコン層１０６
及び第２多結晶シリコン層１０８への不純物の導入は、
Ｗ拡散層１０９又はＰ＋拡散層１１０を形成するときの
イオン注入による不純物の導入と同時に行われている。
及び第２多結晶シリコン層１０８への不純物の導入は、
Ｗ拡散層１０９又はＰ＋拡散層１１０を形成するときの
イオン注入による不純物の導入と同時に行われている。
第１ゲート電極１０６ Ａを有するトランジスタを第１
Ｐチヤネルトランジスタ、第２ゲート電極１０８Ａを有
するトランジスタを第１Ｎチヤネルトランジスタ、第１
ゲート電極１０６Ｂを有するトランジスタを第２Ｎチヤ
ネルトランジスタ、第２ゲート電極１０８Ｂを有するト
ランジスタを第２Ｐチヤネルトランジスタとすると、上
記の実施例においては第１及び第２Ｐチヤネルトランジ
スタのゲート電極である多結晶シリコンの導電型はＰ型
となシ、第１及び第２Ｎチヤネルトランジスタのゲー）
［極である多結晶シリコンの導ｇ、世はＮ型である。こ
の実施例のように多結晶シリコンへの不純物導入をＮ＋
拡散層、Ｐ＋型拡散層形成のためのイオン注入で行う場
合、多結晶シリコンのシート抵抗は１０００〜１５００
程度となる。
Ｐチヤネルトランジスタ、第２ゲート電極１０８Ａを有
するトランジスタを第１Ｎチヤネルトランジスタ、第１
ゲート電極１０６Ｂを有するトランジスタを第２Ｎチヤ
ネルトランジスタ、第２ゲート電極１０８Ｂを有するト
ランジスタを第２Ｐチヤネルトランジスタとすると、上
記の実施例においては第１及び第２Ｐチヤネルトランジ
スタのゲート電極である多結晶シリコンの導電型はＰ型
となシ、第１及び第２Ｎチヤネルトランジスタのゲー）
［極である多結晶シリコンの導ｇ、世はＮ型である。こ
の実施例のように多結晶シリコンへの不純物導入をＮ＋
拡散層、Ｐ＋型拡散層形成のためのイオン注入で行う場
合、多結晶シリコンのシート抵抗は１０００〜１５００
程度となる。
一方、第１多結晶シリコン層１０６堆積後、パターニン
グし廟１ゲート電極１０６Ａ、１０６Ｂを形成する前に
、第１多結晶シリコン層１０６に熱拡散によりリンを拡
散させ、同様に第２多結晶シリコンＰ４１０８堆積後、
パターニングに第２ゲート質極１０８Ａ、１０８Ｂを形
成する前例熱拡散法によりリンを拡散させることによシ
、第１．第２多結晶シリコ：）層へ不純物を導入するこ
とによ、す、低シート抵抗を有するゲート電極を形成す
ることができ、配線による遅延を小さくすることに有用
である。リンを拡散した多結晶シリコン層のシート抵抗
は、３００〜２０Ω程度と前記の値に対して小さい値に
なっている。このとき、第１，２Ｐチヤネルトランジス
タ及び第ｔ、２Ｎチャネルトランジスタのゲート電極で
ある多結晶シリコンの導電型は共にＮ型となる。
グし廟１ゲート電極１０６Ａ、１０６Ｂを形成する前に
、第１多結晶シリコン層１０６に熱拡散によりリンを拡
散させ、同様に第２多結晶シリコンＰ４１０８堆積後、
パターニングに第２ゲート質極１０８Ａ、１０８Ｂを形
成する前例熱拡散法によりリンを拡散させることによシ
、第１．第２多結晶シリコ：）層へ不純物を導入するこ
とによ、す、低シート抵抗を有するゲート電極を形成す
ることができ、配線による遅延を小さくすることに有用
である。リンを拡散した多結晶シリコン層のシート抵抗
は、３００〜２０Ω程度と前記の値に対して小さい値に
なっている。このとき、第１，２Ｐチヤネルトランジス
タ及び第ｔ、２Ｎチャネルトランジスタのゲート電極で
ある多結晶シリコンの導電型は共にＮ型となる。
また、第１多結晶シリコン層１０６堆積後、不純物とし
て熱拡散によ）リンを拡散し、第１ゲート電極１０６Ａ
、１０６Ｂを形成し、第２多結晶シリコン層１０８へは
前実施例と同様に、ソース領域。
て熱拡散によ）リンを拡散し、第１ゲート電極１０６Ａ
、１０６Ｂを形成し、第２多結晶シリコン層１０８へは
前実施例と同様に、ソース領域。
ドレイン領域形成のためのイオン注入によって行うこと
も可能であシ、このとき、第１Ｐチヤネルトランジスタ
の第１ゲート電極１０６Ａの導電型はＮ型、第２Ｐチヤ
ネルトランジスタの第２ゲート電極１０８Ｂの導電型は
Ｐ型、第１，２Ｎチヤネルトランジスタのゲート電極の
導電型は共にＮ型である。第１多結晶シリコン層１０６
のシート抵抗は第２多結晶シリコン層１０８に比べて十
分に小さいので、低抵抗の配線として利用でき、第１Ｐ
チヤネルトランジスタの第１ゲート電極の導電型はＮ型
であシ、ゲート酸化膜は厚く、第２Ｐチヤネルトランジ
スタの第２ゲート電極の導電型はＰ型であシ、ゲート酸
化膜は薄いので、第１．２Ｐチヤネルトランジスタは同
一導電型のトランジスタで、チャネル部分の表面濃度が
同一でありながらしきい値電圧が異なる。このように、
同一導電型であυながらしきい値電圧を変えるための追
加工程なしに、異なるしきい値のトランジスタが得られ
るために回路設計の自由度が増すことになる。
も可能であシ、このとき、第１Ｐチヤネルトランジスタ
の第１ゲート電極１０６Ａの導電型はＮ型、第２Ｐチヤ
ネルトランジスタの第２ゲート電極１０８Ｂの導電型は
Ｐ型、第１，２Ｎチヤネルトランジスタのゲート電極の
導電型は共にＮ型である。第１多結晶シリコン層１０６
のシート抵抗は第２多結晶シリコン層１０８に比べて十
分に小さいので、低抵抗の配線として利用でき、第１Ｐ
チヤネルトランジスタの第１ゲート電極の導電型はＮ型
であシ、ゲート酸化膜は厚く、第２Ｐチヤネルトランジ
スタの第２ゲート電極の導電型はＰ型であシ、ゲート酸
化膜は薄いので、第１．２Ｐチヤネルトランジスタは同
一導電型のトランジスタで、チャネル部分の表面濃度が
同一でありながらしきい値電圧が異なる。このように、
同一導電型であυながらしきい値電圧を変えるための追
加工程なしに、異なるしきい値のトランジスタが得られ
るために回路設計の自由度が増すことになる。
更に酊１多結晶シリコン層１０６には、ン＝ス・ドレイ
ン領域形成のためのイオン注入により不純物導入を行い
、第２多結晶シリコンＡｊ１１０ Ｂ堆積後、熱拡散に
よシネ鈍物としてリンを拡散し、第２多結晶シリコン層
１０８を形成するということも可能であり、このとき、
第１．２Ｎチャネルトランジスタのゲート電極である多
結晶シリコンの導電型はＮ型であシ、第１Ｐチヤネルト
ランジスタのゲート電極である多結晶シリコンの導電型
はＦＷであり、第２Ｐチヤネルトランジスタのゲート電
極である多結晶シリコンの導電型はＮ型となる。第２多
結晶シリコン層１０８は不純物としてリンを拡散してい
るので低抵抗の配線として利用でき、第１Ｆチヤネルト
ランジスタはゲート酸化膜は厚くゲート電極の導電型は
Ｐ型であシ、第２Ｐチヤネルトランジスタはゲート酸化
膜は薄（ゲート電極の導電型はＮ型となる。前記同様に
、同一導電型でありながら、新たに工程を追加すること
なく、シきい値の異なるトランジスタを得られるために
回路設計の自由度が増す。
ン領域形成のためのイオン注入により不純物導入を行い
、第２多結晶シリコンＡｊ１１０ Ｂ堆積後、熱拡散に
よシネ鈍物としてリンを拡散し、第２多結晶シリコン層
１０８を形成するということも可能であり、このとき、
第１．２Ｎチャネルトランジスタのゲート電極である多
結晶シリコンの導電型はＮ型であシ、第１Ｐチヤネルト
ランジスタのゲート電極である多結晶シリコンの導電型
はＦＷであり、第２Ｐチヤネルトランジスタのゲート電
極である多結晶シリコンの導電型はＮ型となる。第２多
結晶シリコン層１０８は不純物としてリンを拡散してい
るので低抵抗の配線として利用でき、第１Ｆチヤネルト
ランジスタはゲート酸化膜は厚くゲート電極の導電型は
Ｐ型であシ、第２Ｐチヤネルトランジスタはゲート酸化
膜は薄（ゲート電極の導電型はＮ型となる。前記同様に
、同一導電型でありながら、新たに工程を追加すること
なく、シきい値の異なるトランジスタを得られるために
回路設計の自由度が増す。
これらの例では、ＰチャネルトランジスタのみＫしきい
値の異なるトランジスタが得られることを説明したが、
第１又は第２多結晶シリコン層の少なくとも一方に不純
物としてリンを導入しない場合には、第２図に示すよう
に、Ｎ型及びＰ型多結晶シリコン２０８Ａ、２０８Ｂで
ゲート電極を構成することにより、Ｎチャネルトランジ
スタにも、しきい値の異なるトランジスタを形成するこ
とが可能である。
値の異なるトランジスタが得られることを説明したが、
第１又は第２多結晶シリコン層の少なくとも一方に不純
物としてリンを導入しない場合には、第２図に示すよう
に、Ｎ型及びＰ型多結晶シリコン２０８Ａ、２０８Ｂで
ゲート電極を構成することにより、Ｎチャネルトランジ
スタにも、しきい値の異なるトランジスタを形成するこ
とが可能である。
すなわち、第２図に示すように、Ｐウェル１０３上に形
成されたＮチャネルトランジスタのゲート電極を構成す
る多結晶シリコンへの不純物の導入を多結晶シリコンの
中心部を除いてソース・ドレイン領域形成のためのＮ型
の不純物であるヒ素をイオン注入して行い、次で中心部
のみにＰ型の不純物であるほう素をイオン注入すること
により、ゲー）［極の導電型をＮ型、Ｐ型両方の導電型
とすることができる。これにより、ゲート電極の一部分
の仕事関数が異なるためにチャネル部分の表面濃度が同
一であっても、トランジスタのしきい値電圧が異なった
ものになる。
成されたＮチャネルトランジスタのゲート電極を構成す
る多結晶シリコンへの不純物の導入を多結晶シリコンの
中心部を除いてソース・ドレイン領域形成のためのＮ型
の不純物であるヒ素をイオン注入して行い、次で中心部
のみにＰ型の不純物であるほう素をイオン注入すること
により、ゲー）［極の導電型をＮ型、Ｐ型両方の導電型
とすることができる。これにより、ゲート電極の一部分
の仕事関数が異なるためにチャネル部分の表面濃度が同
一であっても、トランジスタのしきい値電圧が異なった
ものになる。
本発明は、通常用いられている５ｖ電源電圧に加えて、
たとえば、３Ｖ［源電圧端子をもつもの又は内部で３Ｖ
ｍ源電圧を発生させる回路を内蔵するよう々半導体集積
回路を製造する方法にも適用可能である。１半導体装置
は年々微細化され、これにより、半導体装置のホットエ
レクトロンによる劣化は重要な問題となりつつある。こ
のため内部素子は、微細化された半導体装置で高集積度
を実現し、電源電圧３ｖで動作させ、データの入出力部
は従来と同様に５ＶＷ源電圧で動作させるものに適用で
きる。さらにＬＤＤ構造及びＤＤＤ構造を適用した半導
体装置を製造する場合にも適用可能である。
たとえば、３Ｖ［源電圧端子をもつもの又は内部で３Ｖ
ｍ源電圧を発生させる回路を内蔵するよう々半導体集積
回路を製造する方法にも適用可能である。１半導体装置
は年々微細化され、これにより、半導体装置のホットエ
レクトロンによる劣化は重要な問題となりつつある。こ
のため内部素子は、微細化された半導体装置で高集積度
を実現し、電源電圧３ｖで動作させ、データの入出力部
は従来と同様に５ＶＷ源電圧で動作させるものに適用で
きる。さらにＬＤＤ構造及びＤＤＤ構造を適用した半導
体装置を製造する場合にも適用可能である。
以上説明したように本発明は、動作電圧の異なるトラン
ジスタを同一基板に形成する際に、厚さの異なるゲート
絶縁膜とゲー）［極とを異なる工程で形成することによ
り、それぞれのゲート絶縁膜の膜厚のばらつきを少（で
き、また、それぞれのゲート絶縁膜を一度の工程で形成
するので、ごみ等によるゲート絶縁膜の欠陥による耐圧
の劣化を防ぐことができるという効果がある。
ジスタを同一基板に形成する際に、厚さの異なるゲート
絶縁膜とゲー）［極とを異なる工程で形成することによ
り、それぞれのゲート絶縁膜の膜厚のばらつきを少（で
き、また、それぞれのゲート絶縁膜を一度の工程で形成
するので、ごみ等によるゲート絶縁膜の欠陥による耐圧
の劣化を防ぐことができるという効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するだ
めの工程順に示した半導体チップの断面図、第２図は第
１図におけるＮチャネルトランジスタの他の例を説明す
るための断面図である。 １０１・・・・・・半導体基板、１０２・・・・・・Ｎ
ウェル、１０３・−・・・・Ｐウェル、１０４・・・・
・・フィールド絶縁膜、１０５・・・・・・第１絶縁膜
、１０６・・・・・・第１多結晶シリコン層、１０６Ａ
、１０６Ｂ・・・・・・第１ゲ ）電極、１０７・・・
・・・第２絶縁膜、１０８・・・・・・第２多結晶シリ
コン層、１０８Ａ、 １０８Ｂ・・・・・・第２ゲー
ト電極、１０９，１０９Ａ・・・・・・Ｎ＋拡散層、
１１０・・・・・・戸拡散層、１１１・・・・・・Ｐ−
拡散層、１１２・・・・・・Ｎ−拡散層、１１３・・・
・・・層間絶縁膜、１１４・・・・・・アルミニウム。 代理人 弁理士 内 原 晋 一 ９ −コ＋
Ｊ＋＋Ｉ ２θδＡＮ型彰臂台１５シリコシ 第２ 図
めの工程順に示した半導体チップの断面図、第２図は第
１図におけるＮチャネルトランジスタの他の例を説明す
るための断面図である。 １０１・・・・・・半導体基板、１０２・・・・・・Ｎ
ウェル、１０３・−・・・・Ｐウェル、１０４・・・・
・・フィールド絶縁膜、１０５・・・・・・第１絶縁膜
、１０６・・・・・・第１多結晶シリコン層、１０６Ａ
、１０６Ｂ・・・・・・第１ゲ ）電極、１０７・・・
・・・第２絶縁膜、１０８・・・・・・第２多結晶シリ
コン層、１０８Ａ、 １０８Ｂ・・・・・・第２ゲー
ト電極、１０９，１０９Ａ・・・・・・Ｎ＋拡散層、
１１０・・・・・・戸拡散層、１１１・・・・・・Ｐ−
拡散層、１１２・・・・・・Ｎ−拡散層、１１３・・・
・・・層間絶縁膜、１１４・・・・・・アルミニウム。 代理人 弁理士 内 原 晋 一 ９ −コ＋
Ｊ＋＋Ｉ ２θδＡＮ型彰臂台１５シリコシ 第２ 図
Claims (2)
- （１）半導体基板上にフィールド絶縁膜と膜厚の厚い第
１絶縁膜とを選択的に形成する工程と、全面に第１多結
晶シリコン層を形成したのちパターニングし前記第１絶
縁膜上に第１ゲート電極を形成する工程と、前記第１ゲ
ート電極下を除き前記第１絶縁膜を除去したのち全面に
膜厚の薄い第２絶縁膜を形成する工程と、全面に第２多
結晶シリコン層を形成したのちパターニングし前記第２
絶縁膜上に第２ゲート電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - （２）第１多結晶シリコン層を形成したのち該第１多結
晶シリコン層に不純物を導入する工程及びまたは第２多
結晶シリコン層を形成したのち該第２多結晶シリコン層
に不純物を導入する工程を含む特許請求の範囲第（１）
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268462A JPH01110761A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268462A JPH01110761A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01110761A true JPH01110761A (ja) | 1989-04-27 |
Family
ID=17458837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268462A Pending JPH01110761A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01110761A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541823B1 (en) | 1997-06-09 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including multiple field effect transistors and manufacturing method thereof |
| EP1347511A1 (en) * | 2002-03-22 | 2003-09-24 | STMicroelectronics S.r.l. | Method for manufacturing a MOS transistor and MOS transistor. |
| US8541279B2 (en) | 2009-09-24 | 2013-09-24 | Seiko Instruments Inc. | Method for manufacturing a semiconductor device having high-voltage and low-voltage transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107067A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1987
- 1987-10-23 JP JP62268462A patent/JPH01110761A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107067A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541823B1 (en) | 1997-06-09 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including multiple field effect transistors and manufacturing method thereof |
| US6853030B2 (en) | 1997-06-09 | 2005-02-08 | Renesas Technology Corp. | Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection |
| EP1347511A1 (en) * | 2002-03-22 | 2003-09-24 | STMicroelectronics S.r.l. | Method for manufacturing a MOS transistor and MOS transistor. |
| US8541279B2 (en) | 2009-09-24 | 2013-09-24 | Seiko Instruments Inc. | Method for manufacturing a semiconductor device having high-voltage and low-voltage transistors |
| US8975710B2 (en) | 2009-09-24 | 2015-03-10 | Seiko Instruments Inc. | Semiconductor device having a thick gate insulating film covering bird's beak region |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A02 | Decision of refusal |
Effective date: 20060411 Free format text: JAPANESE INTERMEDIATE CODE: A02 |