JPH0224023B2 - - Google Patents
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- JPH0224023B2 JPH0224023B2 JP59077710A JP7771084A JPH0224023B2 JP H0224023 B2 JPH0224023 B2 JP H0224023B2 JP 59077710 A JP59077710 A JP 59077710A JP 7771084 A JP7771084 A JP 7771084A JP H0224023 B2 JPH0224023 B2 JP H0224023B2
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- Japan
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- gate electrode
- field effect
- type
- effect transistor
- manufacturing
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/088—J-Fet, i.e. junction field effect transistor
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、GaAsを用いて構成されるpn接合ゲ
ート構造の電界効果トランジスタ（Ｊ−FET）
及びその製造方法に関する。
ート構造の電界効果トランジスタ（Ｊ−FET）
及びその製造方法に関する。
（発明の技術的背景とその問題点）
従来より、GaAs結晶基板を用いたＪ−FETが
知られている。その代表的な製造方法は次の通り
である。まず、半絶縁性GaAs基板にイオン注入
法によりｎ型活性層を形成する。次に基板表面を
絶縁膜で覆い、これをエツチングしてゲート部分
に開口を持つマスクを形成する。そして、Znな
どのアクセプタ不純物を含む金属蒸気中において
高温熱処理することにより、Znをｎ型活性層に
拡散してpn接合を形成し、その後ｐ型層にゲー
ト電極を形成する。
知られている。その代表的な製造方法は次の通り
である。まず、半絶縁性GaAs基板にイオン注入
法によりｎ型活性層を形成する。次に基板表面を
絶縁膜で覆い、これをエツチングしてゲート部分
に開口を持つマスクを形成する。そして、Znな
どのアクセプタ不純物を含む金属蒸気中において
高温熱処理することにより、Znをｎ型活性層に
拡散してpn接合を形成し、その後ｐ型層にゲー
ト電極を形成する。
この方法においては、Znを高温で拡散する際
にGaAs基板中のAsの解離を抑制するために、例
えば金属蒸気中にAsを含ませることが必要であ
る。このためpn接合の深さの制御がむずかしい。
特に、接合深さの制御性として0.1μｍ程度の高精
度が要求されるエンハンスメント型Ｊ−FETは、
この方法では再現性よく作ることが困難である。
にGaAs基板中のAsの解離を抑制するために、例
えば金属蒸気中にAsを含ませることが必要であ
る。このためpn接合の深さの制御がむずかしい。
特に、接合深さの制御性として0.1μｍ程度の高精
度が要求されるエンハンスメント型Ｊ−FETは、
この方法では再現性よく作ることが困難である。
GaAs基板中のAsの解離を防止するため、Zn
をイオン注入し、その後熱処理することにより
pn接合を形成することも試みられている。しか
しこの方法でも、熱処理工程でZnの再拡散が生
じるため、制御性よく浅いpn接合を形成するこ
とは難しい。
をイオン注入し、その後熱処理することにより
pn接合を形成することも試みられている。しか
しこの方法でも、熱処理工程でZnの再拡散が生
じるため、制御性よく浅いpn接合を形成するこ
とは難しい。
またいずれの方法でも、ゲート抵抗を小さくす
るためにｐ型層に金属膜によるゲート電極を形成
することが必要である。従来はこのゲート電極を
フオトリソグラフイにより形成しているが、この
場合マスクあわせの余裕を必要とするため、第１
図のような構造となる。１１が半絶縁性GaAs基
板、１２がｎ型活性層、１３がｐ型層、１４が絶
縁膜、１５がゲート電極である。図のようにゲー
ト電極１５は絶縁膜１４上に一部重なつた状態に
なる。このためゲートに不要な寄生容量が入り、
Ｊ−FETの高速動作を妨げる原因となる。
るためにｐ型層に金属膜によるゲート電極を形成
することが必要である。従来はこのゲート電極を
フオトリソグラフイにより形成しているが、この
場合マスクあわせの余裕を必要とするため、第１
図のような構造となる。１１が半絶縁性GaAs基
板、１２がｎ型活性層、１３がｐ型層、１４が絶
縁膜、１５がゲート電極である。図のようにゲー
ト電極１５は絶縁膜１４上に一部重なつた状態に
なる。このためゲートに不要な寄生容量が入り、
Ｊ−FETの高速動作を妨げる原因となる。
（発明の目的）
本発明は上記した問題を解決し、簡単な工程で
優れた素子特性を得ることを可能としたGaAsを
用いたＪ−FET及びその製造方法を提供するこ
とを目的とする。
優れた素子特性を得ることを可能としたGaAsを
用いたＪ−FET及びその製造方法を提供するこ
とを目的とする。
（発明の概要）
本発明にかかるＪ−FETは、ｎ型活性層が形
成されたGaAs基板に族元素を含むＷ，Taまた
はMoのナイトライドからなるゲート電極が形成
され、このゲート電極直下にゲート電極に自己整
合されてｐ型層が形成された構造を有する。
成されたGaAs基板に族元素を含むＷ，Taまた
はMoのナイトライドからなるゲート電極が形成
され、このゲート電極直下にゲート電極に自己整
合されてｐ型層が形成された構造を有する。
本発明の方法は、ｎ型活性層が形成された
GaAs基板にｐ型不純物としての族元素を含む
Ｗ，TaまたはMoのナイトライドからなるゲート
電極材料膜を形成し、このゲート電極材料膜をパ
ターニングしてゲート電極を形成した後、熱処理
をしてゲート電極中の族元素を基板に拡散させ
てｐ型層を形成する。
GaAs基板にｐ型不純物としての族元素を含む
Ｗ，TaまたはMoのナイトライドからなるゲート
電極材料膜を形成し、このゲート電極材料膜をパ
ターニングしてゲート電極を形成した後、熱処理
をしてゲート電極中の族元素を基板に拡散させ
てｐ型層を形成する。
（発明の効果）
本発明によるＪ−FETは、ゲート領域のｐ型
層とゲート電極とが自己整合された構造を有する
ため、ゲート抵抗が十分に小さく、且つ不要な寄
生容量が入らないため、優れた素子特性を示す。
層とゲート電極とが自己整合された構造を有する
ため、ゲート抵抗が十分に小さく、且つ不要な寄
生容量が入らないため、優れた素子特性を示す。
また本発明の方法によれば、パターニングされ
たゲート電極を固相拡散源としてｐ型層を形成す
るから、ｐ型層形成とゲート電極形成を別々の工
程で行なう従来の方法に比べて、工程が簡単であ
り、シヨツトキー・ゲート型FETと同程度の工
程数でＪ−FETを作ることができる。また固相
拡散を利用するから、浅いpn接合を制御性よく
形成することができる。またゲート領域のｐ型層
とゲート電極が自己整合されるため、ゲート抵抗
の低減、寄生容量の低減が図られ、優れた素子特
性が得られる。
たゲート電極を固相拡散源としてｐ型層を形成す
るから、ｐ型層形成とゲート電極形成を別々の工
程で行なう従来の方法に比べて、工程が簡単であ
り、シヨツトキー・ゲート型FETと同程度の工
程数でＪ−FETを作ることができる。また固相
拡散を利用するから、浅いpn接合を制御性よく
形成することができる。またゲート領域のｐ型層
とゲート電極が自己整合されるため、ゲート抵抗
の低減、寄生容量の低減が図られ、優れた素子特
性が得られる。
（発明の実施例）
本発明の実施例を第２図を参照して説明する。
Crドープの半絶縁性GaAs基板２１にSiをイオン
注入してｎ型活性層２２を形成する。イオン注入
条件は、例えば加速エネルギー100KeV，ドーズ
量３×1012／cm2とし、その後、As雰囲気中で850
℃、15分のキヤツプレスアニールを施す。この後
ｎ型活性層２２の表面にゲート電極材料膜として
Znを５％含むタングステン・ナイトライド
（WN）膜２３を約2000Å形成する（ａ）。この
WN膜２３の形成は、WNとZnの粉末混合物をホ
ツトプレスして得られたターゲツトを用いたRF
スパツタリングによる。この後、WN膜２４上全
面にCVD法によりSiO2膜２４を堆積し、次いで
ホトリソグラフイによりゲート領域にレジストマ
スクを形成する（ｂ）。そしてプラズマエツチン
グによりSiO2膜２４およびWN膜２３をエツチン
グした後、Siをイオン注入してソース、ドレイン
領域にイオン注入層２６，２７を形成する（ｃ）。
この時のイオン注入条件は、例えば加速エネルギ
ー150KeV、ドーズ量５×1013／cm2とする。この
後SiO2膜２４およびレジストマスク２５を除去
し、基板全面にPSG膜２８を堆積して約800℃、
約30分の熱処理を施す。これによりゲート電極と
してパターニングされたWN膜２３中のZnが基
板に拡散されてｐ型層２９が形成され、同時にソ
ース、ドレイン領域に注入されたSiイオンが活性
化されてn+層２６′，２７′が形成される（ｄ）
この後、PSG膜２８にコンタクトホールを開け、
ソース、ドレイン領域にAuGe／Niからなるオー
ミツク電極３０，３１を形成する（ｅ）。
Crドープの半絶縁性GaAs基板２１にSiをイオン
注入してｎ型活性層２２を形成する。イオン注入
条件は、例えば加速エネルギー100KeV，ドーズ
量３×1012／cm2とし、その後、As雰囲気中で850
℃、15分のキヤツプレスアニールを施す。この後
ｎ型活性層２２の表面にゲート電極材料膜として
Znを５％含むタングステン・ナイトライド
（WN）膜２３を約2000Å形成する（ａ）。この
WN膜２３の形成は、WNとZnの粉末混合物をホ
ツトプレスして得られたターゲツトを用いたRF
スパツタリングによる。この後、WN膜２４上全
面にCVD法によりSiO2膜２４を堆積し、次いで
ホトリソグラフイによりゲート領域にレジストマ
スクを形成する（ｂ）。そしてプラズマエツチン
グによりSiO2膜２４およびWN膜２３をエツチン
グした後、Siをイオン注入してソース、ドレイン
領域にイオン注入層２６，２７を形成する（ｃ）。
この時のイオン注入条件は、例えば加速エネルギ
ー150KeV、ドーズ量５×1013／cm2とする。この
後SiO2膜２４およびレジストマスク２５を除去
し、基板全面にPSG膜２８を堆積して約800℃、
約30分の熱処理を施す。これによりゲート電極と
してパターニングされたWN膜２３中のZnが基
板に拡散されてｐ型層２９が形成され、同時にソ
ース、ドレイン領域に注入されたSiイオンが活性
化されてn+層２６′，２７′が形成される（ｄ）
この後、PSG膜２８にコンタクトホールを開け、
ソース、ドレイン領域にAuGe／Niからなるオー
ミツク電極３０，３１を形成する（ｅ）。
このようにして、非常に簡単な工程で自己整合
型のＪ−FETが得られる。このＪ−FETは、ゲ
ート領域のｐ型層とゲータ電極が自己整合されて
形成されているため、ｐ型層が浅くてもゲート抵
抗は十分小さく、また不要な寄生容量が入らない
ため優れた素子特性が得られる。
型のＪ−FETが得られる。このＪ−FETは、ゲ
ート領域のｐ型層とゲータ電極が自己整合されて
形成されているため、ｐ型層が浅くてもゲート抵
抗は十分小さく、また不要な寄生容量が入らない
ため優れた素子特性が得られる。
前述の熱処理工程は不純物の活性化とゲート電
極からのZnの拡散のために行なうものであるか
ら、最低限600℃以上を必要とする。熱処理温度
の上限はゲート電極材料の融点やｎ型活性層の不
純物再拡散等を考慮して決められる。好ましい熱
処理温度範囲は600〜800℃である。この熱処理温
度と時間を制御することによつて、ゲート領域の
pn接合深さを高精度に制御することができる。
本実施例では、しきい値＋0.08Vのエンハンスメ
ント型Ｊ−FETを得ることができた。また本実
施例の場合、ゲート抵抗は殆どWN膜で決まり、
20μｍ×1.5μｍのゲート寸法で34Ωであつた。
極からのZnの拡散のために行なうものであるか
ら、最低限600℃以上を必要とする。熱処理温度
の上限はゲート電極材料の融点やｎ型活性層の不
純物再拡散等を考慮して決められる。好ましい熱
処理温度範囲は600〜800℃である。この熱処理温
度と時間を制御することによつて、ゲート領域の
pn接合深さを高精度に制御することができる。
本実施例では、しきい値＋0.08Vのエンハンスメ
ント型Ｊ−FETを得ることができた。また本実
施例の場合、ゲート抵抗は殆どWN膜で決まり、
20μｍ×1.5μｍのゲート寸法で34Ωであつた。
上記実施例では、ゲート電極材料膜としてZn
を含むWN膜を用いたが、WNの他にMo，Taな
どの高融点金属ナイトライドを用いることができ
る。またｐ型不純物としてZnの他にBe，Mgなど
の族元素を用いることができる。
を含むWN膜を用いたが、WNの他にMo，Taな
どの高融点金属ナイトライドを用いることができ
る。またｐ型不純物としてZnの他にBe，Mgなど
の族元素を用いることができる。
また上記実施例では、ｐ型不純物を含むターゲ
ツトを作つてこれをスパツタリングしたが、高融
点金属ナイトライドからなるターゲツトと族元
素からなるターゲツトを別々に一つのスパツタ装
置内に用意し、これらのターゲツトからの同時ス
パツタリングによりゲート電極材料膜を形成して
もよい。
ツトを作つてこれをスパツタリングしたが、高融
点金属ナイトライドからなるターゲツトと族元
素からなるターゲツトを別々に一つのスパツタ装
置内に用意し、これらのターゲツトからの同時ス
パツタリングによりゲート電極材料膜を形成して
もよい。
またターゲツトに予めｐ型不純物を含ませてお
く上記実施例では、ターゲツトの組成が得られる
Ｊ−FETの特性に大きく影響する。例えば、タ
ーゲツト中のｐ型不純物の分布の不均一性は得ら
れるＪ−FETの特性のばらつきの原因となる。
特にエンハンスメント型Ｊ−FETを作る場合は、
ターゲツト中のｐ型不純物量の不均一性がしきい
値制御上大きな問題となる。
く上記実施例では、ターゲツトの組成が得られる
Ｊ−FETの特性に大きく影響する。例えば、タ
ーゲツト中のｐ型不純物の分布の不均一性は得ら
れるＪ−FETの特性のばらつきの原因となる。
特にエンハンスメント型Ｊ−FETを作る場合は、
ターゲツト中のｐ型不純物量の不均一性がしきい
値制御上大きな問題となる。
この点を解決するには、スパツタリングにより
Ｗ膜等を被着した後、イオン注入によりこれにｐ
型不純物をドープする方法が有効である。この方
法を用いた実施例を簡単に説明する。先の実施例
と同様に半絶縁性GaAs基板にｎ型活性層を形成
した後、その表面に純粋なＷ膜をスパツタリング
により2000Å堆積した。次いでMgイオンを加速
エネルギー150KeV、ドーズ量５×1014／cm2の条
件でイオン注入した。この条件ではMgイオンは
WN膜を突抜けることなく、全てWN膜中に止ま
つている。Mgイオンを選んだ理由は、Znよりも
質量が小さく、通常のイオン注入装置（最大加速
エネルギー200KeV）でWN膜中に深く注入する
ことができるからである。同様の理由でこのイオ
ン注入を利用する場合に、族元素としてBeを
用いることも有用である。WN膜中に注入された
Mgイオンは熱処理によりｎ型活性層に拡散さ
れ、先の実施例と同様のＪ−FETが得られた。
Mgの拡散速度はZnのそれより大きく、先の実施
例に比べて1/2程度の短い熱処理時間で先の実施
例のＪ−FETと同程度のしきい値が得られた。
この方法では、Ｊ−FETの特性の再現性が極め
て良好であつた。これは、イオン注入による不純
物量の制御が正確に行われるためと考えられる。
Ｗ膜等を被着した後、イオン注入によりこれにｐ
型不純物をドープする方法が有効である。この方
法を用いた実施例を簡単に説明する。先の実施例
と同様に半絶縁性GaAs基板にｎ型活性層を形成
した後、その表面に純粋なＷ膜をスパツタリング
により2000Å堆積した。次いでMgイオンを加速
エネルギー150KeV、ドーズ量５×1014／cm2の条
件でイオン注入した。この条件ではMgイオンは
WN膜を突抜けることなく、全てWN膜中に止ま
つている。Mgイオンを選んだ理由は、Znよりも
質量が小さく、通常のイオン注入装置（最大加速
エネルギー200KeV）でWN膜中に深く注入する
ことができるからである。同様の理由でこのイオ
ン注入を利用する場合に、族元素としてBeを
用いることも有用である。WN膜中に注入された
Mgイオンは熱処理によりｎ型活性層に拡散さ
れ、先の実施例と同様のＪ−FETが得られた。
Mgの拡散速度はZnのそれより大きく、先の実施
例に比べて1/2程度の短い熱処理時間で先の実施
例のＪ−FETと同程度のしきい値が得られた。
この方法では、Ｊ−FETの特性の再現性が極め
て良好であつた。これは、イオン注入による不純
物量の制御が正確に行われるためと考えられる。
以上の説明では、専ら半絶縁性GaAs基板を用
いたが、本発明は、ｐ型GaAs基板を用いてＪ−
FETを作る場合にも有効である。
いたが、本発明は、ｐ型GaAs基板を用いてＪ−
FETを作る場合にも有効である。
第１図は従来のGaAsを用いたＪ−FETのゲー
ト電極構造を示す図、第２図は本発明の一実施例
のＪ−FETの製造工程を説明するための図であ
る。 ２１……半絶縁性GaAs基板、２２……ｎ型活
性層、２３……Zn含有WN膜（ゲート電極材料
膜）、２４……SiO2膜、２５……レジストマス
ク、２６，２７……Siイオン注入層、２６′，２
７′……高濃度ｎ型層（ソース、ドレイン領域）、
２８……PSG膜、２９……ｐ型層（ゲート領
域）。
ト電極構造を示す図、第２図は本発明の一実施例
のＪ−FETの製造工程を説明するための図であ
る。 ２１……半絶縁性GaAs基板、２２……ｎ型活
性層、２３……Zn含有WN膜（ゲート電極材料
膜）、２４……SiO2膜、２５……レジストマス
ク、２６，２７……Siイオン注入層、２６′，２
７′……高濃度ｎ型層（ソース、ドレイン領域）、
２８……PSG膜、２９……ｐ型層（ゲート領
域）。
Claims (1)
- 【特許請求の範囲】 １ ｎ型活性層が形成されたGaAs基板と、この
基板の活性層表面に互いに離間して設けられた高
濃度ｎ型のソース、ドレイン領域と、このソー
ス、ドレイン領域間の基板上に設けられた族元
素を含むＷ，TaまたはMoのナイトライドからな
るゲート電極と、このゲート電極直下の活性層内
にゲート電極と自己整合されて設けられたｐ型層
とを具備したことを特徴とするGaAs電界効果ト
ランジスタ。 ２ 前記ゲート電極は、族元素としてBe，Mg
またはZnを含むものである特許請求の範囲第１
項記載のGaAs電界効果トランジスタ。 ３ ｎ型活性層が形成されたGaAs基板に族元
素を含むＷ，TaまたはMoのナイトライドからな
るゲート電極材料膜を形成する工程と、このゲー
ト電極材料膜をパターニングしてゲート電極を形
成する工程と、この後熱処理して前記ゲート電極
中の族元素を基板に拡散させて前記ｎ型活性層
表面にｐ型層を形成する工程と、ソース、ドレイ
ン領域に高濃度ｎ型層を形成する工程とを備えた
ことを特徴とするGaAs電界効果トランジスタの
製造方法。 ４ 前記熱処理は、基板全面を絶縁膜で覆つた状
態で600〜800℃で行なう特許請求の範囲第３項記
載のGaAs電界効果トランジスタの製造方法。 ５ 前記ゲート電極材料膜は、族元素として
Be，MgまたはZnを含むものである特許請求の範
囲第３項記載のGaAs電界効果トランジスタの製
造方法。 ６ 前記ゲート電極材料膜を形成する工程は、ナ
イトライドと族元素の粉末混合物をホツトプレ
スして得られたターゲツトを用いてスパツタリン
グを行なうものである特許請求の範囲第３項記載
のGaAs電界効果トランジスタの製造方法。 ７ 前記ゲート電極材料膜を形成する工程は、ナ
イトライドからなるターゲツトと族元素からな
るターゲツトから同時にスパツタリングを行なう
ものである特許請求の範囲第３項記載のGaAs電
界効果トランジスタの製造方法。 ８ 前記ゲート電極材料膜を形成する工程は、ナ
イトライドからなる薄膜を被着する工程と、この
薄膜中に族元素をイオン注入する工程とからな
る特許請求の範囲第３項記載のGaAs電界効果ト
ランジスタの製造方法。 ９ 前記ソース、ドレインに高濃度ｎ型層を形成
する工程は、前記熱処理を行なう前に前記ゲート
電極をマスクとしてｎ型不純物をイオン注入し、
前記熱処理により注入不純物を活性化するもので
ある特許請求の範囲第３項記載のGaAs電界効果
トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077710A JPS60220975A (ja) | 1984-04-18 | 1984-04-18 | ＧａＡｓ電界効果トランジスタ及びその製造方法 |
| DE8484309167T DE3481466D1 (de) | 1984-04-18 | 1984-12-31 | Methode zur herstellung eines gaas jfet mit selbstjustiertem p-typ gate. |
| EP84309167A EP0158752B1 (en) | 1984-04-18 | 1984-12-31 | Method of producing a gaas jfet with self-aligned p-type gate |
| US07/476,140 US5015596A (en) | 1984-04-18 | 1990-02-08 | Method of making a GaAs JFET with self-aligned p-type gate by outdiffusion of dopont from the metallic gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077710A JPS60220975A (ja) | 1984-04-18 | 1984-04-18 | ＧａＡｓ電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220975A JPS60220975A (ja) | 1985-11-05 |
| JPH0224023B2 true JPH0224023B2 (ja) | 1990-05-28 |
Family
ID=13641444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077710A Granted JPS60220975A (ja) | 1984-04-18 | 1984-04-18 | ＧａＡｓ電界効果トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5015596A (ja) |
| EP (1) | EP0158752B1 (ja) |
| JP (1) | JPS60220975A (ja) |
| DE (1) | DE3481466D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231474A (en) * | 1986-03-21 | 1993-07-27 | Advanced Power Technology, Inc. | Semiconductor device with doped electrical breakdown control region |
| JPS644079A (en) * | 1987-06-26 | 1989-01-09 | Yokogawa Electric Corp | Manufacture of junction type fet |
| JPS6468975A (en) * | 1987-09-09 | 1989-03-15 | Yokogawa Electric Corp | Manufacture of junction fet |
| JP3298313B2 (ja) * | 1994-06-10 | 2002-07-02 | ソニー株式会社 | 接合形電界効果トランジスタ及びその作製方法 |
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