JPH01101662A - Ｃｍｏｓ集積回路デバイスの製造方法 - Google Patents

Ｃｍｏｓ集積回路デバイスの製造方法

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JPH01101662A JP63234681A JP23468188A JPH01101662A JP H01101662 A JPH01101662 A JP H01101662A JP 63234681 A JP63234681 A JP 63234681A JP 23468188 A JP23468188 A JP 23468188A JP H01101662 A JPH01101662 A JP H01101662A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＭ　ＯＳ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
　ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）集積回路デバイスの製造に関するものである。
従来の技術 ＣＭＯＳ集積回路デバイスの製造には多くの工程がある
が、その中で最も決定的なのは、恐ら（、マスクを形成
するために使用される種々のホトリソグラフィ作業であ
る。マスクは、ドーパントとして使用されるイオンを半
導体（通常、シリコン）に導入し、基板の電子構造を決
定し、最終製品であるデバイスに所望の電子特性を付与
するための複数の打込み工程を局所化するように機能す
る。
この作業は、一般にマスク工程と呼ばれる。製造の際の
一貫した目的は、マスク工程の数を減らしてプロセスを
単純化し、これによって、製造歩留りを大きくし、費用
を少なくすることである。
発明が解決しようとする課題 本発明は、従来の方法よりマスク工程が少ない工程で、
従来と同様なデバイスを製造することのできるＣＭＯＳ
集積回路デバイスの製造方法を提供するものである。
課題を解決するための手段 そのため、本発明では、マスク工程の数を減少させるた
めに、基板にドーパントとしてドナー及びアクセプタの
イオンを導入するためにマスクを付ける必要のない全体
的、すなわち、非選択的打込み工程をより多（利用する
。そのような非選択的打込み工程は、後段の選択的打込
み工程を適切に限定することによって、ある段階では、
選択的、すなわち、マスクのある打込みと実効的に置き
換えることができることが分かった。
実施例 第１図は、単結晶シリコンウェハを図示している。この
ウェハ内には、後段のダイシングによって別々のチップ
になる多数の集積回路が並列的に形成されている。そし
て、そのチップの各々は、１つもしくは複数のＭＯ３集
積回路テバイスを含む。特に鉛直方向でサイズが小さい
ので、一定の比率で図面を示すことはできない。
基板１０をその一番上の表面、すなわち、活性面に沿っ
て図示した。その基板１０は、Ｎ形溝電性の第１のウェ
ル１２と、それと隣接する導電性が反対のすなわちＰ形
の第２のウェル１４とを有している。
ウェルの間には、ＰＮ接合１５が形成されている。
また、ＰＮ接合と表面の交差点には、その表面の上にフ
ィールド酸化物層１８がある。フィールド酸化物とシリ
コン基板との間の界面には、通常、局部的に強くドープ
されたＮ形層１９とＰ形層２０があり、各々、チャネル
ストップとして働く。
ウェルの深さは、通常、数ミクロン、例えば、３から４
ミクロンであり、幅は広範囲に変えられる。１つのトラ
ンジスタだけを収容するサイズのウェルもあり、数１０
個のトランジスタを含むサイズのウェルもある。図示し
た本実施例では、ウェルは、各々、１つのトランジスタ
のみを含むサイズで示されている。
このような２個のウェルを有する基板を形成する方法と
して公知のものはいろいろあるが、本発明ではそのうち
のどの１つを選んでもいい。ある技術では、シリコン基
板から出発し、その表面の１つに軽くドープされたエピ
タキシャル層を成長させ、その後、まず、ある形のドー
パントを選択的に注入して第１のウェルを形成し、次い
でこの　　′注入した領域をマスクした後、再度、反対
の形のドーパントを注入して、第２のウェルを形成する
。
この技術によって、最も正確に各ウェルのドーピングの
濃度を制御することができるので、この技術は一般に現
在の技術の状態では好ましい。通常、これらのウェルの
ドーピング濃度は、−立方センチメートルにつき約１０
１６から１０１フイオンの範囲にある。
他には、ウェルの１つにとって望ましいドーピング濃度
の基板を用意し、次に選択的にイオン打込みを行い、第
１のウェルで局部的に限定された第２のウェルを形成す
る方法がある。この方法には、マスク工程を１つ減らす
という利点があるが、最初の基板をドープするのに使用
した反対の形のドーパントによる高い背景濃度を打ち消
す必要があるので、第２のウェルでのドーピングレベル
の制御が難しくなる。
また、２つのウェルを有する基板を製造した後、チャネ
ルストップとフィールド酸化物を公知の方法のいずれか
で形成することができる。その方法には、一般に、別々
に選択打込みを行って、２つのチャネルストップを各々
形成し、続いて、局所的な酸化工程を実施することが含
まれる。
上記の２つのウェルを有する構造を形成した後、基板１
０の活性面全体にＰ形不純物を全体的に、すなわち、非
選択的に打込む。これは、主に、各ウェルに形成される
べきＭＯＳ）ランジスタの閾値電圧を決定するのに役立
つ。従来、この目的のために通常は選択打込みを実施し
、各ウェルの闇値電圧を必要に応じて別々に設定してい
た。本発明では、アクセプタイオンの全体的な打込みを
実施し、後段の打込みで適切な調節をする。典型例とし
ては、弗化硼素をソースとして使用して、約５０、００
０電子ボルトの加速電圧で、１平方センチメートル当た
りの硼素イオンが１０１２の比較的少ないドーズ量を打
込んで、浅いＰ形層を形成する。この層は、第２図に破
線２２によって示されている。
図面を不必要に複雑にしないように、後で参照する第２
図から第７図には、第１図に図示したチャネルストップ
１９．２０を図示していない。しかし、このチャネルス
トップは、第８図に図示されているように最後までフィ
ールド酸化物領域１８の下にある。
次に、その活性面を適当なマスク材料、例えば、ホトレ
ジストの層で被覆し、従来の方法で、ホトリソグラフィ
手段によりパターニングし、Ｎウェルを選択的に露出さ
せる。続いて、通常、ドナー例えば燐を約７５．０００
電子ボルトの加速電圧で１平方センチメートル当たり約
１０１２イオンのドーズ量でＮ形の打込みを行う。これ
によって、第３図に一点鎖線２４によって図示されてい
る燐が豊富な層が形成される。この層は、Ｎ形ウェル１
２内で層２２の下にある。この打込みは、このウェルに
形成されるＰチャネルトランジスタパンチスルー電圧を
制御するのに使用される。また、Ｐ形ウェル１４の上に
あるマスク部分２５を図示した。打込み後、マスク２５
を除去する。
硼素の豊富な層２２と燐の豊富な層２４は、その効果が
表面に限定されており、導電の形よりもむしろ導電率に
影響を与えるので、図面を不必要に複雑にしないように
、第４図以降では図示していない。
この段階では、従来の方法で、基板の活性面上にゲート
酸化物を形成するのが便利である。すなわち、ウェハを
酸化雰囲気下で適切な時間、加熱して、通常１５０から
１７５オングストロームの所望の厚さの酸化物を形成す
る。この厚さは一般に薄いので、後のイオン打込みの際
邪魔になることはない。次いで、ゲート酸化物の上にゲ
ート電極として使用するのに適当な材料の層を堆積させ
る。典型例としては、この層は、Ｎ形の導電性になるよ
うにドープされたポリシリコンか、もしくは下層のＮ形
にドープされたポリシリコンと上層のシリサイド（例え
ばチタンシリサイドもしくはタンタルシリサイド等）の
複合材料からなり、この層の高い導電性を確保している
。次に、この層を適切にバターニングして、ウェル上に
ゲート電極２６．２８として適当な部分を分離させて残
す。従って、第４図に図示したように、ゲート酸化物層
３０上にあるゲート電極２６．２８が形成される。
ゲート電極を形成した後、約５０．−０００電子ボルト
の加速電圧でドナーイオン、例えば、燐を、１平方セン
チメートル当たり約１０′３イオンのドーズ量で全体に
打込む。この層は、Ｐ形ウェル内に形成されるべきＮチ
ャネルデバイスに所望のＬＤＤ効果（弱くドープされた
ドレイン効果）を与える。
次に、ゲート電極の各側端部に第５図に図示したような
誘電性スペーサ３２を形成するのが望ましい。このスペ
ーサ３２は、最終的には形成されるソース及びドレイン
電極からゲート電極を確実に分離し、また、続いて形成
されるソース及びドレイン領域がゲート電極の下までに
確実に広がらないようにしている。ソース及びドレイン
領域がゲート電極の下まで広がると、ゲート容量が増加
し、望ましくない。
従来の技術を利用しても、これらの誘電性スペーサを形
成することができる。典型例としては、スペーサの所望
の最大の幅に匹敵する厚さの適当なシリコン酸化物の層
を゛低い温度で各電極上に、各電極に倣うように堆積さ
せる。次いで、このシリコン層を水平方向より鉛直方向
に極めて速くエツチングするエツチング剤で異方性エツ
チングする。従って、各ゲート電極の一番上の表面の層
の部分が除去された後に、図示したように端部分３２が
残る。典型的には、反応性イオンエッチラグ（ＲＩ　Ｅ
）を使用して、所望の異方性エツチングを遂行する。
ミの時点で、第６図に示すように、マスク材料例えば、
ホトレジストを再び堆積させ、これをパターニングして
、２つのウェルのうちの１つを選択的に被覆し、もう１
つを露出させる。図示したように、Ｐ形ウェルはホトレ
ジストのマスク層３５によって被覆されており、Ｎ形ウ
ェル１２は、ゲート電極２６とその誘電性スペーサ３２
によって被覆されている所を除くと、はぼ露出されてい
る。上記のようにゲート酸化物層３０は極めて薄いので
、マスク効果はほとんどない。
続いて、２つの打込み工程を行う。その順序は重要では
ない。１つは、Ｎ形不純物、例えば、燐を１平方センチ
メートル当たり約１０１３イオンのドーズ量で、１００
．０００から１２０．０００電子ボルトの加速電圧で打
込み、参照番号３８で示すように燐が深く打込まれた層
を形成する。もう１つは、弗化硼素を１平方センチメー
トル当たり約１０”ＩＮ素イオンのドーズ量で、約５０
．０００電子ボルトの加速電圧で打込み、参照番号３６
で示すように硼素が浅く打込まれた層を形成する。この
層は、Ｎ形ウェルに形成されるＰ形チャネルＭＯ３）ラ
ンジスタのソース及びドレイン領域を形成する。燐の深
い層は、場合によっては、公知の方法でソース及びドレ
イン領域の下にあり、第８図を参照して後で説明するよ
うにゲート電極の下にあるチャネル領域との界面でソー
ス領域とドレイン領域の間に広がるか「かさＪ　　（Ｈ
ａｌｏ、ハロー）領域を形成することが小る。２つの連
続した打込みの後、マスク層３５を除去する。
次に、Ｐ形ウェル１４に形成すべきＮチャネルトランジ
スタのソース及びドレイン領域を形成しなければならな
い。これらの領域は、従来の方法で、Ｐチャネルトラン
ジスタのソース及びドレイン領域を形成したのと同様の
方法で形成することができる。この従来の方法は、Ｎ形
ウェル１２をマスクし、Ｐ形ウェルを露出したままにし
、燐もしくは砒素等のＮ形イオンを打込み、ゲート電極
２８とその誘電性スペーサ３２によって被覆されていな
い、ゲート電極の両側にそのようなイオンの打ち込まれ
た層を形成する。
上記のような選択打込みを絡むマスク工程の必要性を解
消するために、本発明の好ましい実施態様では、差動的
な酸化物成長技術を利用する。この技術は、所与の露出
部に対して、基板が強くドープされていればいるほど、
熱酸化物が速く成長し、より厚くなるという公知の事実
に基づくものである。従って、第６図に示した段階の終
了後の形態でウェハを酸化雰囲気中にさらすと、Ｎ形ウ
ェル１２のシリコンが露出した部分の表面の酸化物は、
Ｐ形ウェル１４のシリコンが露出された部分の酸化物よ
り厚く成長する。
その結果、酸化雰囲気下でウェハを適当に加熱すること
によって、Ｎ形ウェルの露出されたシリコンの上に厚さ
が約７００オングストロームの酸化物層４０が成長し、
Ｐ形ウェルの露出されたシリコンの上に厚さが約２００
オングストロームしかない層４２が成長する。水蒸気を
除去するために水中でバブリングした酸素の雰囲気下で
９００℃で約１時間の間ウェハを加熱すると、上記のよ
うな結果が得られる。
その後、いかなるマスク過程も必要とせず、砒素を１平
方センチメートル当たり約１０Ｉｆｆイオンのドーズ量
で、約６０．０００電子ボルトの加速電圧で打込むと、
比較的薄い酸化物層４２は十分に貫通するが、Ｎ形ウェ
ル上を覆う厚い酸化物層４０によって阻止される。従っ
て、第７図に示すように、ゲート電極２８の両側の基板
内に一点鎖線４４によって表される砒素が打込まれた層
が形成される。
続いて、ウェハを適当な温度に加熱して、打ち込まれた
イオンを活性化する。従って、イオンは、そのイオンが
位置する場所の導電性の型に影響することができる。そ
の結果として形成された構造を第８図に示した。闇値電
圧及びパンチスルーに影響を与えるために初期に打ち込
まれた層は、ソース及びドレイン領域で導電性に影響す
る限りでは、後段で高いドーズ量で打ち込まれたイオン
によって打ち消されるだけでなく反対の導電性にされて
いるが、所望の状態になるゲート電極−ゲート酸化物の
界面の特性には影響しない。
第８図に図示したように、Ｎ形ウェル１２は、第６図に
図示した硼素打込み段階によって形成された強くドープ
されたＰ形ソース及びドレイン領域１０１及び１０２を
備えるＰチャネルトランジスタを含む。第６図に示した
燐打込みの補正効果によってより弱くＰ形にドープされ
たかさ領域１０３．１０４が、これらのソース及びドレ
イン領域に各々結合されている（２重ドレイン構造）。
ゲート電極２６の下にあるのは、第１図に図示した最初
の硼素打込みによって形成された薄いＰ形表面層１０６
を含むチャネル領域である。この打込みによって、また
、ゲート電極がゲート酸化物との界面にＮ形ポリシリコ
ンを含むので、Ｎ形ウェルに形成されたトランジスタは
、埋込みチャネル式Ｐ形トランジスタとして称される形
式である。このチャネル領域は、また、より深いところ
により強くドープされたＮ形層（図示せず）を含むこと
がある。このＮ形層は、パンチスルー保護を設けるため
に第２図を参照して説明した燐打込みによって形成され
たものである。
Ｐ形ウェル１４には、第７図に示した砒素打込みによっ
て形成された強くドープされたＮ形ソース及びドレイン
領域１１０．１１１を備えるＮチャネルトランジスタが
形成される。これらソース及びドレイン領域には、電極
２８の側端部にスペーサを形成する前に行った第４図に
図示した燐打込みによって生じた軽くドープされたＮ形
かさ１１４．１１５が結合されている。
差動式酸化物成長技術、それに続いて全体的にドナーを
打込み、Ｎ形トランジスタのソース及びドレイン領域を
形成する代わりに、第６図を参照して説明した二重打込
み技術を使用すると、Ｎ形トランジスタのかさを形成す
るために第４図を参照して説明した全体的なドナー打込
みを行う必要がない。反対にこの全体的な打込み工程を
実施した場合は、Ｎ形トランジスタにかさを形成するた
めに後段でアクセプタ打込みを行う必要がない。
ソース及びドレイン領域へのソース及びドレイン電極と
そのような電極を接続するためのメタライズ層は、従来
の方法で形成されるので、その説明は省略する。
上記の実施例は、本発明の一般的な原理を示す１例に過
ぎず、本発明の精神及び範囲内では当業者が様々に変更
することができるのはもちろんである。特に、挙げられ
た数値、材料の選択、工程の順序は、上記の原理と矛盾
しないならば、変更できる。
さらに、前述のように、いずれか１つのウェル内に１つ
以上のトランジスタを形成するのは、本発明に矛盾しな
い。
【図面の簡単な説明】
第１図から第８図は、本発明の１実施例によるＣＭＯＳ
集積回路デバイスの製造の連続した工程にあるシリコン
ウェハの１部分の断面図である。 （主な参照番号） １０・・・基板　　　　　１２・・・Ｎ型ウェル１４・
・・Ｐ型ウェル　　１５・・・ＰＮ接合１８・・・フィ
ールド酸化物層 １９・・・Ｎ形層　　　　２０・・・Ｐ形層２２・・・
砒素の豊富な層 ２４・・・燐が豊富な層 ２５・・・マスク　　　　２６．２８・・・ゲート電極
３０・・・ゲート酸化物層 ３２・・・誘電性スペーサ ３５・・・マスク　　　　４０．４２・・・酸化物層４
４・・・砒素が打ち込まれた層

Claims (6)

    【特許請求の範囲】
  1. （１）Ｎ形トランジスタ及びＰ形トランジスタを備える
    ＣＭＯＳ集積回路デバイスの製造方法にして、Ｎ形トラ
    ンジスタ及びＰ形トランジスタがそれぞれ形成されるＰ
    形ウェル及びＮ形ウェルを活性面に隣接して含むシリコ
    ンウェハを用意し、上記ウェハの上記活性面に対して比
    較的浅くアクセプタイオンを全面に打込み、形成される
    べきトランジスタの閾値電圧を設定し、 上記Ｎ形ウェルに対してドナーイオンを比較的深く選択
    的に打込み、該Ｎ形ウェルに形成されるべきＰ形トラン
    ジスタのパンチスルー保護を設け、上記ウェハの上記活
    性面上にゲート酸化物層を形成し、 上記Ｐ形及びＮ形ウェル内のゲート酸化物層上に別々に
    ゲート電極を形成し、 上記ウェハにドナーイオンを全面的に打込み、上記Ｎ形
    トランジスタに軽くドープされたソース／ドレインを形
    成し、また、この打込みによってＰ形トランジスタに対
    してかさ効果を付与し、上記ゲート電極の端部に誘電性
    スペーサを形成し、 上記Ｎ形ウェルに、上記Ｐ形トランジスタのソース／ド
    レイン領域及びそのかさを形成する加速電圧及びドーズ
    量でドナーとアクセプタの両方のイオンを選択的に打ち
    込み、 より強くドープされたシリコンでの酸化物の成長がより
    速いことによる差動的な酸化物成長技術によって、上記
    Ｐ形ウェル上より上記Ｎ形ウェル上により厚く酸化物層
    を形成し、 ドナーイオンを全体的に打込み、上記Ｐ形ウェル上の軽
    くドープされた酸化物層に選択的に入り込ませ、上記Ｎ
    形トランジスタのソース／ドレイン領域を形成する ことを特徴とするＣＭＯＳ集積回路デバイスの製造方法
    。
  2. （２）上記ゲート電極の各々が上記ゲート酸化物層との
    界面にドナーがドープされたポリシリコンを含むことを
    特徴とする請求項１に記載の方法。
  3. （３）Ｎ形トランジスタ及びＰ形トランジスタを備える
    ＣＭＯＳ集積回路デバイスの製造方法にして、Ｎ形トラ
    ンジスタ及びＰ形トランジスタがそれぞれ形成されるＰ
    形ウェル及びＮ形ウェルを活性面に隣接して含むシリコ
    ンウェハを用意し、上記ウェハの上記活性面に対して較
    的浅くアクセプタイオンを全面に打込み、形成されるべ
    きトランジスタの閾値電圧を設定し、 上記Ｎ形ウェルに対してドナーイオンを比較的深く選択
    的に打込み、該Ｎ形ウェルに形成されるべきＰ形トラン
    ジスタのパンチスルー保護を設け、上記ウェハの上記活
    性面上にゲート酸化物層を形成し、 上記Ｐ形及びＮ形ウェル内のゲート酸化物層上に別々に
    ゲート電極を形成し、 上記ウェハにドナーイオンを全面的に打込み、上記Ｎ形
    トランジスタに軽くドープされたソース／ドレインを形
    成し、また、この打込みによってＰ形トランジスタに対
    してかさ効果を付与し、上記ゲート電極の端部に誘電性
    スペーサを形成し、 上記Ｎ形ウェルに、上記Ｐ形トランジスタのソース／ド
    レイン領域及びそのかさを形成する加速電圧及びドーズ
    量でドナーとアクセプタの両方のイオンを選択的に打ち
    込み、 上記Ｐ形ウェルに、じょうきＮ形トランジスタのソース
    ／ドレイン領域を形成する加速電圧及びドーズ量でドナ
    ーイオンを選択的に打込む ことを特徴とするＣＭＯＳ集積回路デバイスの製造方法
    。
  4. （４）上記ゲート電極の各々が上記ゲート酸化物層との
    界面にドナーがドープされたシリコン層を含むことを特
    徴とする請求項３に記載の方法。
  5. （５）Ｎ形トランジスタ及びＰ形トランジスタを備える
    ＣＭＯＳ集積回路デバイスの製造方法にして、Ｎ形トラ
    ンジスタ及びＰ′形トランジスタがそれぞれ形成される
    Ｐ形ウェル及びＮ形ウェルを活性面に隣接して含むシリ
    コンウェハを用意し、上記ウェハの上記活性面に対して
    較的浅くアクセプタイオンを全面に打込み、形成される
    べきトランジスタの閾値電圧を設定し、 上記Ｎ形ウェルに対してドナーイオンを比較的深く選択
    的に打込み、該Ｎ形ウェルに形成されるべきＰ形トラン
    ジスタのパンチスルー保護を設け、上記ウェハの上記活
    性面上にゲート酸化物層を形成し、 上記Ｐ形及びＮ形ウェル内のゲート酸化物層上に別々に
    ゲート電極を形成し、 上記ウェハにドナーイオンを全面的に打込み、上記Ｎ形
    トランジスタに軽くドープされたソース／ドレインを形
    成し、また、この打込みによってＰ形トランジスタに対
    してかさ効果を付与し、上記ゲート電極の端部に誘電性
    スペーサを形成し、 上記Ｎ形ウェルに、上記Ｐ形トランジスタのソース／ド
    レイン領域及びそのかさを形成する加速電圧及びドーズ
    量でドナーとアクセプタの両方のイオンを選択的に打ち
    込み、 上記Ｐ形ウェルに、上記Ｎ形トランジスタのソース／ド
    レイン領域及びそのかさを形成する加速電圧及びドーズ
    量でドナーとアクセプタの両方のイオンを選択的に打ち
    込む ことを特徴とするＣＭＯＳ集積回路デバイスの製造方法
    。
  6. （６）上記ゲート電極の各々が上記ゲート酸化物層との
    界面にドナーがドープされたシリコン層を含むことを特
    徴とする請求項５に記載の方法。
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