JPH02240949A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02240949A JPH02240949A JP1061050A JP6105089A JPH02240949A JP H02240949 A JPH02240949 A JP H02240949A JP 1061050 A JP1061050 A JP 1061050A JP 6105089 A JP6105089 A JP 6105089A JP H02240949 A JPH02240949 A JP H02240949A
- Authority
- JP
- Japan
- Prior art keywords
- wirings
- film
- insulating film
- semiconductor device
- wires
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同一配線層に於ける配線間の電気的干渉を防止する構造
をもつ半導体装置に関し、 極めて簡単な手段を採ることに依って、同一配線層に於
ける配線間の電気的な干渉を回避できるようにすること
を目的とし、 半導体基板上の絶縁膜に所定間隔をおいて配列して形成
された配線と、該配線を覆い且つその配線間にも入り込
むように形成された絶縁膜と、該絶縁膜上に在って且つ
その配線間にも入り込んで各配線をシールドするように
形成された導電膜とを備えてなるよう構成する。
をもつ半導体装置に関し、 極めて簡単な手段を採ることに依って、同一配線層に於
ける配線間の電気的な干渉を回避できるようにすること
を目的とし、 半導体基板上の絶縁膜に所定間隔をおいて配列して形成
された配線と、該配線を覆い且つその配線間にも入り込
むように形成された絶縁膜と、該絶縁膜上に在って且つ
その配線間にも入り込んで各配線をシールドするように
形成された導電膜とを備えてなるよう構成する。
本発明は、同一配線層に於ける配線間の電気的干渉を防
止する構造をもつ半導体装置に関する。
止する構造をもつ半導体装置に関する。
一般に、半導体装置を高集積化する場合、全体的にパタ
ーンを微細にすることは当然であり、同一配線層に於け
る配線の間隔も狭くなる。
ーンを微細にすることは当然であり、同一配線層に於け
る配線の間隔も狭くなる。
従って、その配線間に於ける寄生容量が増大し、電気的
な干渉が起こり易くなる。特に、半導体記憶装置に於け
るビット線は、微小な電荷の伝達を行うものであるから
、隣接各ビット線からの影響を受けると、本来の信号が
正確に伝達できない旨の問題を生ずる。
な干渉が起こり易くなる。特に、半導体記憶装置に於け
るビット線は、微小な電荷の伝達を行うものであるから
、隣接各ビット線からの影響を受けると、本来の信号が
正確に伝達できない旨の問題を生ずる。
従来の半導体装置に於いては、同一配線層に於ける配線
間の寄生容量を低減させる有効な手段はなく、特に問題
となる箇所に於いては、配線の間隔を拡げるなど、高集
積化に逆行するような方法が実施されている。
間の寄生容量を低減させる有効な手段はなく、特に問題
となる箇所に於いては、配線の間隔を拡げるなど、高集
積化に逆行するような方法が実施されている。
半導体装置の高集積化や微細化が更に進展することは疑
いないところであり、配線の間隔は現在以上に狭くなる
筈である。
いないところであり、配線の間隔は現在以上に狭くなる
筈である。
従って、そのような構成になっても、配線間の電気的な
干渉が起きないようにしなければならない。
干渉が起きないようにしなければならない。
第３図は半導体記憶装置に於けるセンス増幅器近傍の要
部回路説明図を表している。
部回路説明図を表している。
図に於いて、ＳＡＩ並びにＳＡ２はセンス増幅器、ＢＬ
ｌ、８１丁及びＢＬ２．ｍはビット線、ＣＳｔは寄生容
量をそれぞれ示している。
ｌ、８１丁及びＢＬ２．ｍはビット線、ＣＳｔは寄生容
量をそれぞれ示している。
通常、ビット線ｆＬ１７とビット＆ＩＢＬ２との間に在
る寄生容量Ｃ１は小さいが、前記したように、配線の間
隔が小さくなると、その容量結合は強力になり、ビット
線ｒ或いはＢＬ２の何れ一方に信号が入力されると、他
方にも該信号の影響が現れるようになり、センス増幅器
ＳＡＩ或いはＳＡ２の何れかが偽信号を検出することに
なる。
る寄生容量Ｃ１は小さいが、前記したように、配線の間
隔が小さくなると、その容量結合は強力になり、ビット
線ｒ或いはＢＬ２の何れ一方に信号が入力されると、他
方にも該信号の影響が現れるようになり、センス増幅器
ＳＡＩ或いはＳＡ２の何れかが偽信号を検出することに
なる。
本発明は、極めて簡単な手段を採ることに依って、同一
配線層に於ける配線間の電気的な干渉を回避できるよう
にする。
配線層に於ける配線間の電気的な干渉を回避できるよう
にする。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図を表している。
切断側面図を表している。
図に於いて、１は半導体基板、２は基板表面を覆う絶縁
膜、３Ａ及び３Ｂは同一配線層の配線、４は眉間絶縁膜
、５は導電膜をそれぞれ示している。
膜、３Ａ及び３Ｂは同一配線層の配線、４は眉間絶縁膜
、５は導電膜をそれぞれ示している。
図示の半導体装置に於ける導電膜５は配線３Ａ及び３Ｂ
の間に深く入り込むように形成され、しかも、所定の電
位に固定されている。
の間に深く入り込むように形成され、しかも、所定の電
位に固定されている。
この構成を採ることで、配線３Ａ及び３Ｂは導電膜５で
相互にシールドされ、従って、その何れか一方に信号が
入力された場合、その信号が他方へ影響を与えることは
ない。
相互にシールドされ、従って、その何れか一方に信号が
入力された場合、その信号が他方へ影響を与えることは
ない。
本発明は、特に、第３図について説明したようなビット
線について適用した場合に有効である。
線について適用した場合に有効である。
このようなことから、本発明に依る半導体装置に於いて
は、半導体基板（例えば半導体基板ｌ）上の絶縁膜（例
えば絶縁膜２．）に所定間隔をおいて配列して形成され
た配線（例えば配線３Ａ及び３Ｂ）と、該配線を覆い且
つその配線間にも入り込むように形成された絶縁膜（例
えば眉間絶縁膜４）と、該絶縁膜上に在って且つその配
線間にも入り込んで各配線をシールドするように形成さ
れた導電膜（例えば導電膜５）とを備えている。
は、半導体基板（例えば半導体基板ｌ）上の絶縁膜（例
えば絶縁膜２．）に所定間隔をおいて配列して形成され
た配線（例えば配線３Ａ及び３Ｂ）と、該配線を覆い且
つその配線間にも入り込むように形成された絶縁膜（例
えば眉間絶縁膜４）と、該絶縁膜上に在って且つその配
線間にも入り込んで各配線をシールドするように形成さ
れた導電膜（例えば導電膜５）とを備えている。
〔作用〕、
前記手段を採ることに依り、同一配線層に於ける配線を
密に形成しても、それ等の配線間が容量結合することは
なくなり、従って、隣接する配線の一方に信号が入力さ
れた場合、その信号が該配線の他方に影響を与えること
はなくなるから、半導体装置の微細化や高集積化を行う
際に実施して卓効がある。
密に形成しても、それ等の配線間が容量結合することは
なくなり、従って、隣接する配線の一方に信号が入力さ
れた場合、その信号が該配線の他方に影響を与えること
はなくなるから、半導体装置の微細化や高集積化を行う
際に実施して卓効がある。
第２図は本発明一実施例である半導体装置の要部切断側
面図を表し、第１図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
面図を表し、第１図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図に於いて、ｘｌは配線３Ａ及び３Ｂの間隔、１２は層
間絶縁膜４の厚さ、ｊ！３は導電Ｍ５の厚・さをそれぞ
れ示している。
間絶縁膜４の厚さ、ｊ！３は導電Ｍ５の厚・さをそれぞ
れ示している。
ここで、１１，１２．１３の具体的数値を例示すると、
１１：１（μｍ〕程度
ｔ！２：５００ （人）〜１０００ Ｃ人〕ｊ！３
：５００ （人）〜１０００ （人〕である。尚、
間隔１１の大きさに依って、厚さ１２及び１３を適切に
調整することが望ましい。
：５００ （人）〜１０００ （人〕である。尚、
間隔１１の大きさに依って、厚さ１２及び１３を適切に
調整することが望ましい。
また、導電膜５の構成材料としては、不純物含有多結晶
シリコン膜、アルミニウム（ＡＩ）膜、タングステン（
Ｗ）膜などの金属膜、或いは、タングステン・シリサイ
ド（ＷＳｉ２）膜、モリブデン・シリサイド（ＭｏＳｉ
２）膜などの金属シリコン化合物膜など適宜のものを用
いることができる。
シリコン膜、アルミニウム（ＡＩ）膜、タングステン（
Ｗ）膜などの金属膜、或いは、タングステン・シリサイ
ド（ＷＳｉ２）膜、モリブデン・シリサイド（ＭｏＳｉ
２）膜などの金属シリコン化合物膜など適宜のものを用
いることができる。
第２図について説明した実施例に於いて、導電膜５を接
地側電源レベルＶＳＳ、或いは、適宜の電位に固定した
状態で、配！３Ａ及び３Ｂの何れか一方に印加する電圧
を０（ｖ〕から５〔ｖ〕に変化させても、他方には、そ
の影響が実質的に現れなかった。
地側電源レベルＶＳＳ、或いは、適宜の電位に固定した
状態で、配！３Ａ及び３Ｂの何れか一方に印加する電圧
を０（ｖ〕から５〔ｖ〕に変化させても、他方には、そ
の影響が実質的に現れなかった。
前記実施例で、導電Ｗｉ、５は、配線３Ａ及び３Ｂ間の
シールドのみを行うものとして説明したが、適宜の箇所
で独立させ、他の部分を半導体装置の配線として利用す
ることも可能である。
シールドのみを行うものとして説明したが、適宜の箇所
で独立させ、他の部分を半導体装置の配線として利用す
ることも可能である。
本発明に依る半導体装置に於いては、半導体基板上の絶
縁膜に所定間隔をおいて配列して形成された配線と、該
配線を覆い且つその配線間にも入り込むように形成され
た絶縁膜と、該絶縁膜上に在って且つその配線間にも入
り込んで各配線をシールドするように形成された導電膜
とを備えている。
縁膜に所定間隔をおいて配列して形成された配線と、該
配線を覆い且つその配線間にも入り込むように形成され
た絶縁膜と、該絶縁膜上に在って且つその配線間にも入
り込んで各配線をシールドするように形成された導電膜
とを備えている。
前記構成を採ることに依り、同一配線層に於ける配線を
密に形成しても、それ等の配線間が容量結合することは
なくなり、従って、隣接する配線の一方に信号が入力さ
れた場合、その信号が該配線の他方に影響を与えること
はなくなるから、半導体装置の微細化や高集積化を行う
際に実施して卓効がある。
密に形成しても、それ等の配線間が容量結合することは
なくなり、従って、隣接する配線の一方に信号が入力さ
れた場合、その信号が該配線の他方に影響を与えること
はなくなるから、半導体装置の微細化や高集積化を行う
際に実施して卓効がある。
第１図は本発明の詳細な説明する為の半導体装置の要部
切断側面図、第２図は本発明一実施例である半導体装置
の要部切断側面図、第３図は半導体記憶装置に於けるセ
ンス増幅器近傍の要部回路説明図をそれぞれ表している
。 図に於いて、ｌは半導体基板、２は基板表面を覆う絶縁
膜、３Ａ及び３Ｂは同一配線層の配線、４は眉間絶縁膜
、５は導電膜をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 要部切断側面図 第１図 本発明−実施例である半導体装置の要部切断側面図第２
図
切断側面図、第２図は本発明一実施例である半導体装置
の要部切断側面図、第３図は半導体記憶装置に於けるセ
ンス増幅器近傍の要部回路説明図をそれぞれ表している
。 図に於いて、ｌは半導体基板、２は基板表面を覆う絶縁
膜、３Ａ及び３Ｂは同一配線層の配線、４は眉間絶縁膜
、５は導電膜をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 要部切断側面図 第１図 本発明−実施例である半導体装置の要部切断側面図第２
図
Claims (1)
- 【特許請求の範囲】 半導体基板上の絶縁膜に所定間隔をおいて配列して形成
された配線と、 該配線を覆い且つその配線間にも入り込むように形成さ
れた絶縁膜と、 該絶縁膜上に在って且つその配線間にも入り込んで各配
線をシールドするように形成された導電膜と を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061050A JPH02240949A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061050A JPH02240949A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240949A true JPH02240949A (ja) | 1990-09-25 |
Family
ID=13160003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061050A Pending JPH02240949A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575422A (ja) * | 1991-09-13 | 1993-03-26 | Matsushita Electric Works Ltd | ノンタツチスイツチ装置 |
-
1989
- 1989-03-15 JP JP1061050A patent/JPH02240949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575422A (ja) * | 1991-09-13 | 1993-03-26 | Matsushita Electric Works Ltd | ノンタツチスイツチ装置 |
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