JPH02240968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02240968A JPH02240968A JP1060743A JP6074389A JPH02240968A JP H02240968 A JPH02240968 A JP H02240968A JP 1060743 A JP1060743 A JP 1060743A JP 6074389 A JP6074389 A JP 6074389A JP H02240968 A JPH02240968 A JP H02240968A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- floating gate
- resist
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明はＭＯ８構造をもった半導体装置の製造方法に関
する。
する。
（従来の技術）
半導体装置を製造する際は半導体基板等へ不純物を導入
するという工程が必須である。
するという工程が必須である。
第２図を用いて従来のフローティングゲートをもったメ
モリセルの製造方法を説明する。半導体基板１上に絶縁
膜であるゲート酸化膜２を形成し、ゲート酸化膜２上に
フローティングゲート３を形成する。（同図（ａ）） 次にＭＯ５構造の５ｏｕｒｃｅとすべき領域にレジスト
１２を形成してカバーし、半導体基板１と逆導電型の不
純物を導入して拡散層４を形成する。
モリセルの製造方法を説明する。半導体基板１上に絶縁
膜であるゲート酸化膜２を形成し、ゲート酸化膜２上に
フローティングゲート３を形成する。（同図（ａ）） 次にＭＯ５構造の５ｏｕｒｃｅとすべき領域にレジスト
１２を形成してカバーし、半導体基板１と逆導電型の不
純物を導入して拡散層４を形成する。
（同図（ｂ））
次にレジスト１２を除去した後、フローティングゲート
３上に絶縁膜である絶縁膜５を形成したフローティング
ゲート３上にコントロールゲート６を形成する。ただし
フローティングゲート３の１部は半導体基板１上のゲー
ト酸化膜２上にも形成する。（同図（Ｃ）） 次にコントロールゲート６をマスクとして半導体基板１
と逆導電型の不純物を導入して、拡散層７を形成する。
３上に絶縁膜である絶縁膜５を形成したフローティング
ゲート３上にコントロールゲート６を形成する。ただし
フローティングゲート３の１部は半導体基板１上のゲー
ト酸化膜２上にも形成する。（同図（Ｃ）） 次にコントロールゲート６をマスクとして半導体基板１
と逆導電型の不純物を導入して、拡散層７を形成する。
（同図（ｄ））
ここで拡散層４からフローティングゲート３の拡散層７
側のエツジまでの長さをＬ（実効長Ｌ）とし、フローテ
ィングゲート３の拡散層７側のエツジから拡散層７まで
の長さをＦ（オフセット長Ｆ）とする。この方法では実
効長しの長さは後の熱工程による拡散層４の拡がりを考
慮することにより制御することができた。しかしながら
拡散層７はフローティングゲート３上に形成するコント
ロールゲート６をマスクとして不純物を導入することに
より形成されるためフローティングゲート３とコントロ
ールゲート６との間の合わせずれによってオフセット長
Ｆの精度が良くないという欠点があった。
側のエツジまでの長さをＬ（実効長Ｌ）とし、フローテ
ィングゲート３の拡散層７側のエツジから拡散層７まで
の長さをＦ（オフセット長Ｆ）とする。この方法では実
効長しの長さは後の熱工程による拡散層４の拡がりを考
慮することにより制御することができた。しかしながら
拡散層７はフローティングゲート３上に形成するコント
ロールゲート６をマスクとして不純物を導入することに
より形成されるためフローティングゲート３とコントロ
ールゲート６との間の合わせずれによってオフセット長
Ｆの精度が良くないという欠点があった。
半導体装置の特性はＬの長さが一定の場合、第３図（ａ
） （ｂ）に示すようにＦの長さに大きく依存する。す
なわちＦが長いとＣｅ１ｌへの書き込み量ｖｔｈが低下
し、３１に示すようにプログラム特性が低下する。また
３２に示すようにＲｅａｄ時のアクセスタイムが大きく
なり、半導体装置の動作速度が遅くなる。反対にＦが短
かいとプログラム特性の低下とアクセスタイムが大きく
なるという問題は解消されるが、Ｆの長さがある値（本
例では０．５μｍ）より小さくなると３３に示すように
バンチスルー電圧が急激に低下してしまう。したがって
Ｆの値は長すぎても短かすぎても半導体装置の特性に不
具合を生じ、以前から所望の長さのＦを精度良く得るこ
とのできる半導体装置の製造方法が望まれていた。
） （ｂ）に示すようにＦの長さに大きく依存する。す
なわちＦが長いとＣｅ１ｌへの書き込み量ｖｔｈが低下
し、３１に示すようにプログラム特性が低下する。また
３２に示すようにＲｅａｄ時のアクセスタイムが大きく
なり、半導体装置の動作速度が遅くなる。反対にＦが短
かいとプログラム特性の低下とアクセスタイムが大きく
なるという問題は解消されるが、Ｆの長さがある値（本
例では０．５μｍ）より小さくなると３３に示すように
バンチスルー電圧が急激に低下してしまう。したがって
Ｆの値は長すぎても短かすぎても半導体装置の特性に不
具合を生じ、以前から所望の長さのＦを精度良く得るこ
とのできる半導体装置の製造方法が望まれていた。
（発明が解決しようとする課題）
上述したように従来の半導体装置の製造方法にあっては
フローティングゲートの下の大きさは制御できるが、コ
ントロールゲートの下の大きさにばらつきをもってしま
い、半導体装置の安定した性質を得ることができなかっ
た。
フローティングゲートの下の大きさは制御できるが、コ
ントロールゲートの下の大きさにばらつきをもってしま
い、半導体装置の安定した性質を得ることができなかっ
た。
そこで本発明はオフセット長Ｆのばらつきをなくし、安
定した性質をもつ半導体装置を製造することを目的とし
ている。
定した性質をもつ半導体装置を製造することを目的とし
ている。
［発明の構成］
（課題を解決するための手段）
本発明の半導体装置の製造方法は半導体基板上の絶縁膜
上に所定の間隔をおいてフローティングゲートとダミー
ゲートを形成する工程と、前記フローティングゲートと
ダミーゲートの間に埋め込み材を埋め込む工程と、前記
ダミーゲートを除去する工程と、前記埋め込み材をマス
クとして前記半導体基板に不純物を導入する工程と、前
記フローティングゲート上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上にコントロールゲートを形成
する工程とからなる。
上に所定の間隔をおいてフローティングゲートとダミー
ゲートを形成する工程と、前記フローティングゲートと
ダミーゲートの間に埋め込み材を埋め込む工程と、前記
ダミーゲートを除去する工程と、前記埋め込み材をマス
クとして前記半導体基板に不純物を導入する工程と、前
記フローティングゲート上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上にコントロールゲートを形成
する工程とからなる。
（作 用）
半導体装置の特性はコントロールゲートの下の拡散層間
の長さに依存する。実効長しが一定の場合オフセット長
Ｆに依存する。本発明の半導体装置の製造方法において
は半導体基板上の絶縁膜上にフローティングゲートを形
成する際望ましい長さＦを隔てて同時にダミーゲートを
形成し、フローティングゲートとダミーゲートの間に埋
め込み材を埋め込んだ後、ダミーゲートを除去する。
の長さに依存する。実効長しが一定の場合オフセット長
Ｆに依存する。本発明の半導体装置の製造方法において
は半導体基板上の絶縁膜上にフローティングゲートを形
成する際望ましい長さＦを隔てて同時にダミーゲートを
形成し、フローティングゲートとダミーゲートの間に埋
め込み材を埋め込んだ後、ダミーゲートを除去する。
さらにＦの長さの埋め込み材をマスクとして半導体基板
に不純物を導入しフローティングゲートのエツジから拡
散層の間に望ましい長さＦを得る。
に不純物を導入しフローティングゲートのエツジから拡
散層の間に望ましい長さＦを得る。
以上の方法を用いるとＦの長さはコントロールゲートと
ダミーゲートの間の間隔によって制御することができ、
精度の良いＦの長さを得ることができる。
ダミーゲートの間の間隔によって制御することができ、
精度の良いＦの長さを得ることができる。
（実施例）
第１図を用いて本発明を用いた半導体装置の製造方法の
一実施例を説明する。Ｐ型半導体基板１上に絶縁膜であ
るゲート酸化膜２を形成する。さらにゲート酸化膜２上
にＣＶＤ法またはスパッタ法を用いて例えば不純物を含
んだｐｏｌｙ−８ｉ膜を堆積する。次にフォトレジスト
法を用いてマスクを形成した後ＲＩ Ｅ （Ｒｅａｃｔ
ｌｖｅ ＩｏｎＥｔｅｈｌｎｇ ）法を用いてｐｏｌｙ
−８ｉ膜を選択的にエツチングして電極であるフローテ
ィングゲート３とダミーゲート８を形成しその後マスク
を除去する。その際フローティングゲート３とダミーゲ
ート８のオフセットＦめ間隔を所望の大きさとする。（
同図（ａ）） 次に少なくとも拡散層７形成部をレジスト１２でカバー
しイオン注入法を用いてドレイン形成部に例えばＡｓ（
ヒ素）イオンを注入する。（同図（ｂ）） 次にレジスト１２を除去した後例えばＴＥＯＳ（テトラ
エキシトシラン）、５ｏ−Ｇ（スピンオングラス）等の
埋め込み材９をオフセット部を含む全面に堆積する。（
同図（Ｃ）） 次にＲＩＥ法を用いて埋め込み材９にエッチバックを行
ない、側壁部１０を残すようにエツチングを止める。（
同図（ｄ）） 次にフローティングゲート３上にレジスト１１を形成し
てＣＤ Ｅ （Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｌ
ｎｇ）法やＲＩＥ法を用いてダミーゲート８を除去する
。
一実施例を説明する。Ｐ型半導体基板１上に絶縁膜であ
るゲート酸化膜２を形成する。さらにゲート酸化膜２上
にＣＶＤ法またはスパッタ法を用いて例えば不純物を含
んだｐｏｌｙ−８ｉ膜を堆積する。次にフォトレジスト
法を用いてマスクを形成した後ＲＩ Ｅ （Ｒｅａｃｔ
ｌｖｅ ＩｏｎＥｔｅｈｌｎｇ ）法を用いてｐｏｌｙ
−８ｉ膜を選択的にエツチングして電極であるフローテ
ィングゲート３とダミーゲート８を形成しその後マスク
を除去する。その際フローティングゲート３とダミーゲ
ート８のオフセットＦめ間隔を所望の大きさとする。（
同図（ａ）） 次に少なくとも拡散層７形成部をレジスト１２でカバー
しイオン注入法を用いてドレイン形成部に例えばＡｓ（
ヒ素）イオンを注入する。（同図（ｂ）） 次にレジスト１２を除去した後例えばＴＥＯＳ（テトラ
エキシトシラン）、５ｏ−Ｇ（スピンオングラス）等の
埋め込み材９をオフセット部を含む全面に堆積する。（
同図（Ｃ）） 次にＲＩＥ法を用いて埋め込み材９にエッチバックを行
ない、側壁部１０を残すようにエツチングを止める。（
同図（ｄ）） 次にフローティングゲート３上にレジスト１１を形成し
てＣＤ Ｅ （Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｌ
ｎｇ）法やＲＩＥ法を用いてダミーゲート８を除去する
。
（同図（ｅ））
さらに続けて側壁部１０をマスクとしてイオン注入法を
用い、例えばＡｓ（ヒ素）を注入して５ｏｕｒｃｅとな
る拡散層７を形成する。（同図（「））次にＣＤＥ法を
用いて、レジト１１と埋め込み材からなる側壁部１０を
除去する。（同図（ｇ））次に従来の方法を用いてフロ
ーティングゲート３上に酸化膜５を形成し、酸化膜５上
に例えば不純物を含んだシリコンからなるコントロール
ゲート６を形成する。
用い、例えばＡｓ（ヒ素）を注入して５ｏｕｒｃｅとな
る拡散層７を形成する。（同図（「））次にＣＤＥ法を
用いて、レジト１１と埋め込み材からなる側壁部１０を
除去する。（同図（ｇ））次に従来の方法を用いてフロ
ーティングゲート３上に酸化膜５を形成し、酸化膜５上
に例えば不純物を含んだシリコンからなるコントロール
ゲート６を形成する。
本発明の半導体装置の製造方法を用いると、オフセット
Ｆの長さはフローティングゲート３とダミーゲート８の
間隔の精度にのみ依存し、フローティングゲート３とコ
ドンロールゲート６の合わせ精度には依存しない。これ
に対して従来の半導体装置の製造方法を用いると、フロ
ーティングゲート３の寸法精度、コントロールゲート６
の寸法精度、さらにフローティングゲート３とコントロ
ールゲート６の合わせ精度がＦの大きさのばらつきの要
因となる。
Ｆの長さはフローティングゲート３とダミーゲート８の
間隔の精度にのみ依存し、フローティングゲート３とコ
ドンロールゲート６の合わせ精度には依存しない。これ
に対して従来の半導体装置の製造方法を用いると、フロ
ーティングゲート３の寸法精度、コントロールゲート６
の寸法精度、さらにフローティングゲート３とコントロ
ールゲート６の合わせ精度がＦの大きさのばらつきの要
因となる。
例えば寸法精度が±０．２μｍ９合わせ精度が±０８２
μｍとすると、仮にＦの値を０．８μｍと設定した場合
、従来の製造方法を用いるオフセットＦの大きさは寸法
のばらつきで０．８〜１．０μｍになり、さらにフロー
ティングゲート３とコントロールゲート６の合わせずれ
を含めると０．４μｍ〜１．２μｍの大きさにばらつく
。ところが本発明の半導体装置の製造方法を用いるとフ
ローティングゲート３を形成する際の形成誤差のみがＦ
の長さのばらつきに寄与するためＦの値は最悪でも０．
６μｍ −１，０μｍの範囲におさまる。
μｍとすると、仮にＦの値を０．８μｍと設定した場合
、従来の製造方法を用いるオフセットＦの大きさは寸法
のばらつきで０．８〜１．０μｍになり、さらにフロー
ティングゲート３とコントロールゲート６の合わせずれ
を含めると０．４μｍ〜１．２μｍの大きさにばらつく
。ところが本発明の半導体装置の製造方法を用いるとフ
ローティングゲート３を形成する際の形成誤差のみがＦ
の長さのばらつきに寄与するためＦの値は最悪でも０．
６μｍ −１，０μｍの範囲におさまる。
第３図に示すように半導体装置の緒特性はＦの長さに依
存する。同図（ａ）に示すようにプログラム特性（Ｃｅ
ｌ １への書き込み量）とアクセスタイムはＦの値が大
きいと劣化し、小さいほど向上するが、同図（ｂ）に示
すようにＦの値が小さいとパンチスルー電圧が急激に低
下する。
存する。同図（ａ）に示すようにプログラム特性（Ｃｅ
ｌ １への書き込み量）とアクセスタイムはＦの値が大
きいと劣化し、小さいほど向上するが、同図（ｂ）に示
すようにＦの値が小さいとパンチスルー電圧が急激に低
下する。
本例の場合Ｆの値が０．５μｍ以下では半導体装置は動
作しなくなるため従来の半導体装置の製造方法では加工
上のばらつきの要因を考慮するとＦの値を０．８μｍと
設定することは困難でありＦの長さを長めに設定して半
導体装置を製造しなければならなかったため半導体装置
のプログラム特性の低下とアクセスタイムの増大の要因
となるが、本発明の半導体装置の製造方法を用いるとＦ
の長さを０．８μｍと小さく設定して半導体装置を製造
することができるため、半導体装置のプログラム特性の
向上とアクセスタイムの短縮をはかることができ、しか
もＦの長さの精度が良いため安定した特性をもった半導
体装置を製造することができる。
作しなくなるため従来の半導体装置の製造方法では加工
上のばらつきの要因を考慮するとＦの値を０．８μｍと
設定することは困難でありＦの長さを長めに設定して半
導体装置を製造しなければならなかったため半導体装置
のプログラム特性の低下とアクセスタイムの増大の要因
となるが、本発明の半導体装置の製造方法を用いるとＦ
の長さを０．８μｍと小さく設定して半導体装置を製造
することができるため、半導体装置のプログラム特性の
向上とアクセスタイムの短縮をはかることができ、しか
もＦの長さの精度が良いため安定した特性をもった半導
体装置を製造することができる。
［発明の効果］
本発明の半導体装置の製造方法によれば、半導体装置の
性質のばらつきをおさえることができ、歩留まりと特性
の向上を達成することができる。
性質のばらつきをおさえることができ、歩留まりと特性
の向上を達成することができる。
第１図は本発明の半導体装置の製造方法の一実施例を示
す工程図、第２図は従来の半導体装置の製造方法の工程
図、第３図は半導体装置諸特性のＦの値依存性を示す。 １・・・半導体基板 ２・・・ゲート酸化膜３・・
・フローティングゲート ４・・・拡散層 ５・・・酸化膜６・・・コン
トロールゲート ７・・−拡散層 ８・・・ダミーゲート９・・
・埋め込み材 ｌＯ・・・側壁部１１、１２．１３
・・・レジスト オフでットＦＯｔ駒） 筈 図
す工程図、第２図は従来の半導体装置の製造方法の工程
図、第３図は半導体装置諸特性のＦの値依存性を示す。 １・・・半導体基板 ２・・・ゲート酸化膜３・・
・フローティングゲート ４・・・拡散層 ５・・・酸化膜６・・・コン
トロールゲート ７・・−拡散層 ８・・・ダミーゲート９・・
・埋め込み材 ｌＯ・・・側壁部１１、１２．１３
・・・レジスト オフでットＦＯｔ駒） 筈 図
Claims (1)
- 半導体基板上の絶縁膜上に所定の間隔をおき、フローテ
ィングゲートとダミーゲートを形成する工程と、前記フ
ローティングゲートと前記ダミーゲートの間に埋め込み
材を埋め込む工程と、前記ダミーゲートを除去する工程
と、前記埋め込み材をマスクとして前記半導体基板に不
純物を導入する工程と、前記フローティングゲート上に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に
コントロールゲートを形成する工程と、を備えたことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060743A JPH02240968A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060743A JPH02240968A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240968A true JPH02240968A (ja) | 1990-09-25 |
Family
ID=13151049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060743A Pending JPH02240968A (ja) | 1989-03-15 | 1989-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855923A (ja) * | 1994-07-08 | 1996-02-27 | Lg Semicon Co Ltd | 半導体メモリ素子の製造方法 |
| US6075267A (en) * | 1996-02-28 | 2000-06-13 | Ricoh Company, Ltd. | Split-gate non-volatile semiconductor memory device |
-
1989
- 1989-03-15 JP JP1060743A patent/JPH02240968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855923A (ja) * | 1994-07-08 | 1996-02-27 | Lg Semicon Co Ltd | 半導体メモリ素子の製造方法 |
| US6075267A (en) * | 1996-02-28 | 2000-06-13 | Ricoh Company, Ltd. | Split-gate non-volatile semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0193841B1 (en) | Semiconductor device and method of manufacturing the same | |
| US4597060A (en) | EPROM array and method for fabricating | |
| US5942780A (en) | Integrated circuit having, and process providing, different oxide layer thicknesses on a substrate | |
| US5547883A (en) | Method for fabricating thin film transistor | |
| US5907172A (en) | Split-gate flash memory cell structure | |
| KR940008571B1 (ko) | 반도체장치의 제조방법 | |
| US4713142A (en) | Method for fabricating EPROM array | |
| JP2924833B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH02240968A (ja) | 半導体装置の製造方法 | |
| KR20010071624A (ko) | 전계 효과 트랜지스터를 포함하는 반도체 디바이스의 제조방법 | |
| JP2644275B2 (ja) | 半導体装置の製造方法 | |
| EP0227965A2 (en) | Method for ion implant programming NMOS read-only memories and NMOS read-only memory obtained thereby | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH04155932A (ja) | 半導体装置の製造方法 | |
| JP2604863B2 (ja) | 半導体不揮発性メモリー素子の製造方法 | |
| US6716701B1 (en) | Method of manufacturing a semiconductor memory device | |
| KR950011030B1 (ko) | 반도체 장치의 이이피롬 제조방법 | |
| JPS5952878A (ja) | 半導体装置の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| KR100213981B1 (ko) | 마스크 롬의 제조방법 | |
| KR19990018041A (ko) | 반도체 메모리 소자 및 그의 제조방법 | |
| JP2672530B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH01179455A (ja) | 半導体装置の製法 | |
| JPH1126729A (ja) | 半導体集積回路の製造方法 | |
| JPH02254760A (ja) | 半導体装置の製造方法 |