JPH1126729A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH1126729A JPH1126729A JP9183724A JP18372497A JPH1126729A JP H1126729 A JPH1126729 A JP H1126729A JP 9183724 A JP9183724 A JP 9183724A JP 18372497 A JP18372497 A JP 18372497A JP H1126729 A JPH1126729 A JP H1126729A
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Abstract
(57)【要約】
【課題】 フラッシュメモリセル及び高耐圧トランジス
タを同一半導体基板上に形成する際の製造工程数を削減
する。 【解決手段】 フラッシュメモリセルのソース領域及び
高耐圧トランジスタのドレイン領域にリンを注入し、フ
ォトレジスト膜１９を除去し、Ｐ型半導体基板１の表面
にＣＶＤ法によるシリコン酸化膜２０を堆積し、シリコ
ン酸化膜２０の成膜時の熱によって注入済のリンを熱拡
散し、ソース領域２１及びドレイン領域２２を同時に形
成する。この時、シリコン酸化膜１４の膜厚がシリコン
酸化膜１２の膜厚に比べて薄い為、ドレイン領域２２は
ソース領域２１より深く拡散される。
タを同一半導体基板上に形成する際の製造工程数を削減
する。 【解決手段】 フラッシュメモリセルのソース領域及び
高耐圧トランジスタのドレイン領域にリンを注入し、フ
ォトレジスト膜１９を除去し、Ｐ型半導体基板１の表面
にＣＶＤ法によるシリコン酸化膜２０を堆積し、シリコ
ン酸化膜２０の成膜時の熱によって注入済のリンを熱拡
散し、ソース領域２１及びドレイン領域２２を同時に形
成する。この時、シリコン酸化膜１４の膜厚がシリコン
酸化膜１２の膜厚に比べて薄い為、ドレイン領域２２は
ソース領域２１より深く拡散される。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セル（スプリットゲート型又はスタックゲート型のＭＯ
Ｓトランジスタ）と高耐圧ＭＯＳトランジスタとを同一
半導体基板上に形成するのに好適な半導体集積回路の製
造方法に関する。
セル（スプリットゲート型又はスタックゲート型のＭＯ
Ｓトランジスタ）と高耐圧ＭＯＳトランジスタとを同一
半導体基板上に形成するのに好適な半導体集積回路の製
造方法に関する。
【０００２】
【従来の技術】最近、フラッシュメモリの需要が高まっ
ている。これは、フラッシュメモリが、マスクＲＯＭ、
ＥＰＲＯＭ、及び一部のＥＥＰＲＯＭには無い優れた特
性、即ち、データを繰り返し書き込み読み出しできると
共に、書き込み済データを一括して又はページ単位で電
気消去できるという優れた特性を有することに起因す
る。例えば、１チップマイクロコンピュータのプログラ
ムメモリとしてフラッシュメモリを内蔵すれば、プログ
ラム変更に迅速に対応でき、プログラム開発期間を大幅
に短縮できる利点が得られる。
ている。これは、フラッシュメモリが、マスクＲＯＭ、
ＥＰＲＯＭ、及び一部のＥＥＰＲＯＭには無い優れた特
性、即ち、データを繰り返し書き込み読み出しできると
共に、書き込み済データを一括して又はページ単位で電
気消去できるという優れた特性を有することに起因す
る。例えば、１チップマイクロコンピュータのプログラ
ムメモリとしてフラッシュメモリを内蔵すれば、プログ
ラム変更に迅速に対応でき、プログラム開発期間を大幅
に短縮できる利点が得られる。
【０００３】さて、液晶駆動回路（例えば駆動波形の振
幅が比較的高いＳＴＮ方式）を内蔵し、且つ、プログラ
ムメモリとしてフラッシュメモリ（例えばスプリットゲ
ート型）を内蔵する１チップマイクロコンピュータを製
造する場合、液晶駆動トランジスタのドレインとなるウ
エル領域とフラッシュメモリのソースとなるウエル領域
とを深く拡散し、高耐圧とする必要がある。
幅が比較的高いＳＴＮ方式）を内蔵し、且つ、プログラ
ムメモリとしてフラッシュメモリ（例えばスプリットゲ
ート型）を内蔵する１チップマイクロコンピュータを製
造する場合、液晶駆動トランジスタのドレインとなるウ
エル領域とフラッシュメモリのソースとなるウエル領域
とを深く拡散し、高耐圧とする必要がある。
【０００４】
【発明が解決しようとする課題】しかし、従来は、液晶
駆動トランジスタのドレインとなるウエル領域及びフラ
ッシュメモリのソースとなるウエル領域を別工程で製造
していた為、製造工程数が増加する問題があった。そこ
で、本発明は、フラッシュメモリセル及び高耐圧トラン
ジスタを同一半導体基板上に形成する際、製造工程を削
減できる半導体集積回路の製造方法を提供することを目
的とする。
駆動トランジスタのドレインとなるウエル領域及びフラ
ッシュメモリのソースとなるウエル領域を別工程で製造
していた為、製造工程数が増加する問題があった。そこ
で、本発明は、フラッシュメモリセル及び高耐圧トラン
ジスタを同一半導体基板上に形成する際、製造工程を削
減できる半導体集積回路の製造方法を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、一導電型の半導体基
板の表面に素子分離用の第１ＬＯＣＯＳ酸化膜を形成す
る第１工程と、前記半導体基板の表面に第１導電膜を堆
積し、不揮発性メモリセルのフローティングゲート電極
を形成すると共に当該フローティングゲート電極の表面
に第２ＬＯＣＯＳ酸化膜を形成する第２工程と、前記半
導体基板の表面に第２導電膜を堆積し、前記不揮発性メ
モリセルのコントロールゲート電極を形成すると共に前
記第１ＬＯＣＯＳ酸化膜による素子分離領域に高耐圧ト
ランジスタのゲート電極を形成する第３工程と、前記半
導体基板の表面における前記不揮発性メモリセルのソー
スドレイン領域の一方の領域及び前記高耐圧トランジス
タのソースドレイン領域の一方の領域に前記半導体基板
とは逆導電型の第１不純物をイオン注入し、第１熱処理
を加える第４工程と、前記半導体基板の表面における前
記不揮発性メモリセルのソースドレイン領域の他方の領
域及び前記高耐圧トランジスタのソースドレイン領域の
他方の領域に前記半導体基板とは逆導電型の第２不純物
をイオン注入し、第２熱処理を加える第５工程と、から
成り、前記不揮発性メモリセルのソースドレイン領域の
一方の領域及び前記高耐圧トランジスタのソースドレイ
ン領域の一方の領域を、前記第１熱処理を用いて同時形
成した後、前記第２熱処理を利用して前記不揮発性メモ
リセルのソースドレイン領域の他方の領域及び前記高耐
圧トランジスタのソースドレイン領域の他方の領域より
深く拡散させることを特徴とする。
解決する為に成されたものであり、一導電型の半導体基
板の表面に素子分離用の第１ＬＯＣＯＳ酸化膜を形成す
る第１工程と、前記半導体基板の表面に第１導電膜を堆
積し、不揮発性メモリセルのフローティングゲート電極
を形成すると共に当該フローティングゲート電極の表面
に第２ＬＯＣＯＳ酸化膜を形成する第２工程と、前記半
導体基板の表面に第２導電膜を堆積し、前記不揮発性メ
モリセルのコントロールゲート電極を形成すると共に前
記第１ＬＯＣＯＳ酸化膜による素子分離領域に高耐圧ト
ランジスタのゲート電極を形成する第３工程と、前記半
導体基板の表面における前記不揮発性メモリセルのソー
スドレイン領域の一方の領域及び前記高耐圧トランジス
タのソースドレイン領域の一方の領域に前記半導体基板
とは逆導電型の第１不純物をイオン注入し、第１熱処理
を加える第４工程と、前記半導体基板の表面における前
記不揮発性メモリセルのソースドレイン領域の他方の領
域及び前記高耐圧トランジスタのソースドレイン領域の
他方の領域に前記半導体基板とは逆導電型の第２不純物
をイオン注入し、第２熱処理を加える第５工程と、から
成り、前記不揮発性メモリセルのソースドレイン領域の
一方の領域及び前記高耐圧トランジスタのソースドレイ
ン領域の一方の領域を、前記第１熱処理を用いて同時形
成した後、前記第２熱処理を利用して前記不揮発性メモ
リセルのソースドレイン領域の他方の領域及び前記高耐
圧トランジスタのソースドレイン領域の他方の領域より
深く拡散させることを特徴とする。
【０００６】また、前記第４工程の前に、前記半導体基
板の表面に絶縁膜を形成する工程を付加し、前記高耐圧
トランジスタの形成領域の絶縁膜の膜厚を前記不揮発性
メモリセルの形成領域の絶縁膜の膜厚より薄くし、前記
高耐圧トランジスタのソースドレイン領域の一方の領域
を前記不揮発性メモリセルのソースドレイン領域の一方
の領域より深く拡散させることを特徴とする。
板の表面に絶縁膜を形成する工程を付加し、前記高耐圧
トランジスタの形成領域の絶縁膜の膜厚を前記不揮発性
メモリセルの形成領域の絶縁膜の膜厚より薄くし、前記
高耐圧トランジスタのソースドレイン領域の一方の領域
を前記不揮発性メモリセルのソースドレイン領域の一方
の領域より深く拡散させることを特徴とする。
【０００７】また、前記第２工程と前記第３工程との間
に、前記半導体基板の表面に絶縁膜を形成する工程を付
加し、前記高耐圧トランジスタの形成領域の絶縁膜の膜
厚を前記不揮発性メモリセルの形成領域の絶縁膜の膜厚
より薄くし、前記高耐圧トランジスタのソースドレイン
領域の一方の領域を前記不揮発性メモリセルのソースド
レイン領域の一方の領域より深く拡散させることを特徴
とする。
に、前記半導体基板の表面に絶縁膜を形成する工程を付
加し、前記高耐圧トランジスタの形成領域の絶縁膜の膜
厚を前記不揮発性メモリセルの形成領域の絶縁膜の膜厚
より薄くし、前記高耐圧トランジスタのソースドレイン
領域の一方の領域を前記不揮発性メモリセルのソースド
レイン領域の一方の領域より深く拡散させることを特徴
とする。
【０００８】
【発明の実施の形態】本発明の半導体集積回路の製造方
法、具体的には、フラッシュメモリセル（スプリットゲ
ート型）及び高耐圧トランジスタを同一半導体基板上に
形成する方法について、図１〜図１５の断面図を用いて
具体的に説明する。尚、図１〜図１５は製造過程を示し
たものである。
法、具体的には、フラッシュメモリセル（スプリットゲ
ート型）及び高耐圧トランジスタを同一半導体基板上に
形成する方法について、図１〜図１５の断面図を用いて
具体的に説明する。尚、図１〜図１５は製造過程を示し
たものである。
【０００９】先ず、Ｐ型半導体基板（１）の表面に熱処
理を加えてシリコン酸化膜（２）を形成し、シリコン酸
化膜（２）の表面にシリコン窒化膜（３）を堆積し、シ
リコン窒化膜（３）の表面にフォトレジスト膜（４）を
塗布する。フォトレジスト膜（４）の表面にフォトマス
ク（図示せず）を介して紫外線を露光し、フォトレジス
ト膜（４）を現像して紫外線を露光した部分のみ除去す
る。更に、フォトレジスト膜（４）の除去部分に現れた
シリコン窒化膜（３）をエッチング除去する。図１はこ
の状態を示す。
理を加えてシリコン酸化膜（２）を形成し、シリコン酸
化膜（２）の表面にシリコン窒化膜（３）を堆積し、シ
リコン窒化膜（３）の表面にフォトレジスト膜（４）を
塗布する。フォトレジスト膜（４）の表面にフォトマス
ク（図示せず）を介して紫外線を露光し、フォトレジス
ト膜（４）を現像して紫外線を露光した部分のみ除去す
る。更に、フォトレジスト膜（４）の除去部分に現れた
シリコン窒化膜（３）をエッチング除去する。図１はこ
の状態を示す。
【００１０】次に、フォトレジスト膜（４）を例えば酸
素プラズマ中の灰化によって除去する。その後、熱処理
を加えて選択酸化し、素子分離用のＬＯＣＯＳ酸化膜
（５）を形成する。図２はこの状態を示す。次に、ＬＯ
ＣＯＳ酸化膜（５）を形成した後不要となったシリコン
窒化膜（３）をエッチング除去し、シリコン窒化膜
（３）を除去する工程で汚れたシリコン酸化膜（２）も
エッチング除去する。この時、シリコン酸化膜（２）の
膜厚は１００Å程度、ＬＯＣＯＳ酸化膜（５）の膜厚は
７０００〜８０００Å程度と膜厚差が十分かけ離れてい
る為、シリコン酸化膜（２）のエッチング除去に伴いＬ
ＯＣＯＳ酸化膜（５）を１００Å程度除去したとして
も、ＬＯＣＯＳ酸化膜（５）の素子分離機能に何ら支障
はない。その後、Ｐ型半導体基板（１）の表面に熱処理
を加えてきれいなシリコン酸化膜（６）を新たに形成す
る。図３はこの状態を示す。
素プラズマ中の灰化によって除去する。その後、熱処理
を加えて選択酸化し、素子分離用のＬＯＣＯＳ酸化膜
（５）を形成する。図２はこの状態を示す。次に、ＬＯ
ＣＯＳ酸化膜（５）を形成した後不要となったシリコン
窒化膜（３）をエッチング除去し、シリコン窒化膜
（３）を除去する工程で汚れたシリコン酸化膜（２）も
エッチング除去する。この時、シリコン酸化膜（２）の
膜厚は１００Å程度、ＬＯＣＯＳ酸化膜（５）の膜厚は
７０００〜８０００Å程度と膜厚差が十分かけ離れてい
る為、シリコン酸化膜（２）のエッチング除去に伴いＬ
ＯＣＯＳ酸化膜（５）を１００Å程度除去したとして
も、ＬＯＣＯＳ酸化膜（５）の素子分離機能に何ら支障
はない。その後、Ｐ型半導体基板（１）の表面に熱処理
を加えてきれいなシリコン酸化膜（６）を新たに形成す
る。図３はこの状態を示す。
【００１１】次に、ＬＯＣＯＳ酸化膜（５）及びシリコ
ン酸化膜（６）の表面にポリシリコン（７）を堆積し、
ポリシリコン（７）の表面にシリコン窒化膜（８）を堆
積し、シリコン窒化膜（８）の表面にフォトレジスト膜
（９）を塗布する。フォトレジスト膜（９）を図１と同
様の処理で部分除去し、更にフォトレジスト膜（９）の
除去部分に現れたシリコン窒化膜（８）をエッチング除
去する。図４はこの状態を示す。
ン酸化膜（６）の表面にポリシリコン（７）を堆積し、
ポリシリコン（７）の表面にシリコン窒化膜（８）を堆
積し、シリコン窒化膜（８）の表面にフォトレジスト膜
（９）を塗布する。フォトレジスト膜（９）を図１と同
様の処理で部分除去し、更にフォトレジスト膜（９）の
除去部分に現れたシリコン窒化膜（８）をエッチング除
去する。図４はこの状態を示す。
【００１２】次に、フォトレジスト膜（９）を酸素プラ
ズマ中での灰化によって除去し、熱処理を加えて選択酸
化してＬＯＣＯＳ酸化膜（１０）を形成する。このＬＯ
ＣＯＳ酸化膜（１０）はフラッシュメモリのコントロー
ルゲート及びフローティングゲートの間の絶縁膜とな
る。その後、シリコン窒化膜（８）をエッチング除去す
る。図５はこの状態を示す。
ズマ中での灰化によって除去し、熱処理を加えて選択酸
化してＬＯＣＯＳ酸化膜（１０）を形成する。このＬＯ
ＣＯＳ酸化膜（１０）はフラッシュメモリのコントロー
ルゲート及びフローティングゲートの間の絶縁膜とな
る。その後、シリコン窒化膜（８）をエッチング除去す
る。図５はこの状態を示す。
【００１３】次に、ＬＯＣＯＳ酸化膜（１０）をマスク
にしてポリシリコン（７）をエッチング除去し、ポリシ
リコン（７）を除去する工程で汚れたシリコン酸化膜
（６）もエッチング除去する。この時、ＬＯＣＯＳ酸化
膜（１０）の下部に前記フラッシュメモリのフローティ
ングゲート（１１）が形成される。その後、Ｐ型半導体
基板（１）の表面全体にＣＶＤ法による比較的高温（７
００〜８００℃）のシリコン酸化膜（１２）を堆積す
る。このシリコン酸化膜（１２）は、ＬＯＣＯＳ酸化膜
（１０）では絶縁しきれないフラッシュメモリのコント
ロールゲート及びフローティングゲート（１１）側面の
絶縁膜となり、フラッシュメモリの形成領域に必要であ
って高耐圧トランジスタの形成領域には不要である。図
６はこの状態を示す。
にしてポリシリコン（７）をエッチング除去し、ポリシ
リコン（７）を除去する工程で汚れたシリコン酸化膜
（６）もエッチング除去する。この時、ＬＯＣＯＳ酸化
膜（１０）の下部に前記フラッシュメモリのフローティ
ングゲート（１１）が形成される。その後、Ｐ型半導体
基板（１）の表面全体にＣＶＤ法による比較的高温（７
００〜８００℃）のシリコン酸化膜（１２）を堆積す
る。このシリコン酸化膜（１２）は、ＬＯＣＯＳ酸化膜
（１０）では絶縁しきれないフラッシュメモリのコント
ロールゲート及びフローティングゲート（１１）側面の
絶縁膜となり、フラッシュメモリの形成領域に必要であ
って高耐圧トランジスタの形成領域には不要である。図
６はこの状態を示す。
【００１４】次に、シリコン酸化膜（１２）の表面にフ
ォトレジスト膜（１３）を塗布し、フォトレジスト膜
（１３）を図１と同様の処理で高耐圧トランジスタの形
成領域のみ部分除去する。その後、フォトレジスト膜
（１３）の除去部分に現れたＣＶＤ法によるシリコン酸
化膜（１２）をエッチング除去する。図７はこの状態を
示す。
ォトレジスト膜（１３）を塗布し、フォトレジスト膜
（１３）を図１と同様の処理で高耐圧トランジスタの形
成領域のみ部分除去する。その後、フォトレジスト膜
（１３）の除去部分に現れたＣＶＤ法によるシリコン酸
化膜（１２）をエッチング除去する。図７はこの状態を
示す。
【００１５】次に、フォトレジスト膜（１３）を酸素プ
ラズマ中の灰化によって除去し、Ｐ型半導体基板（１）
の表面に熱処理を加え、高耐圧トランジスタの形成領域
にシリコン酸化膜（１４）を形成する。この時、シリコ
ン酸化膜（１４）の膜厚はシリコン酸化膜（１２）の膜
厚より薄く形成されることになる。図８はこの状態を示
す。
ラズマ中の灰化によって除去し、Ｐ型半導体基板（１）
の表面に熱処理を加え、高耐圧トランジスタの形成領域
にシリコン酸化膜（１４）を形成する。この時、シリコ
ン酸化膜（１４）の膜厚はシリコン酸化膜（１２）の膜
厚より薄く形成されることになる。図８はこの状態を示
す。
【００１６】次に、シリコン酸化膜（１２）（１４）が
形成されたＰ型半導体基板（１）の表面にポリシリコン
（１５）を堆積し、ポリシリコン（１５）の表面にフォ
トレジスト膜（１６）を塗布し、フォトレジスト膜（１
６）を図１と同様の処理でフラッシュメモリのコントロ
ールゲート及び高耐圧トランジスタのゲートの形成領域
以外のみ部分除去する。図９はこの状態を示す。
形成されたＰ型半導体基板（１）の表面にポリシリコン
（１５）を堆積し、ポリシリコン（１５）の表面にフォ
トレジスト膜（１６）を塗布し、フォトレジスト膜（１
６）を図１と同様の処理でフラッシュメモリのコントロ
ールゲート及び高耐圧トランジスタのゲートの形成領域
以外のみ部分除去する。図９はこの状態を示す。
【００１７】次に、フォトレジスト膜（１６）をマスク
にしてポリシリコン（１５）をエッチング除去し、残存
しているフォトレジスト膜（１６）を酸素プラズマ中の
灰化によって除去する。これより、フラッシュメモリセ
ルのコントロールゲート（１７）及び高耐圧トランジス
タのゲート（１８）が形成される。図１０はこの状態を
示す。
にしてポリシリコン（１５）をエッチング除去し、残存
しているフォトレジスト膜（１６）を酸素プラズマ中の
灰化によって除去する。これより、フラッシュメモリセ
ルのコントロールゲート（１７）及び高耐圧トランジス
タのゲート（１８）が形成される。図１０はこの状態を
示す。
【００１８】次に、図１０のＰ型半導体基板（１）の表
面にフォトレジスト膜（１９）を塗布し、フォトレジス
ト膜（１９）を図１と同様の処理でフラッシュメモリセ
ルのソース部分及び高耐圧トランジスタのドレイン部分
のみ除去し、その後、予め定められた条件で、フォトレ
ジスト膜（１９）の除去部分にリンを注入する。この
時、シリコン酸化膜（１２）（１４）の膜厚が異なる
為、シリコン酸化膜（１４）の堆積領域の方がリンがよ
り深く注入される。図１１はこの状態を示す。
面にフォトレジスト膜（１９）を塗布し、フォトレジス
ト膜（１９）を図１と同様の処理でフラッシュメモリセ
ルのソース部分及び高耐圧トランジスタのドレイン部分
のみ除去し、その後、予め定められた条件で、フォトレ
ジスト膜（１９）の除去部分にリンを注入する。この
時、シリコン酸化膜（１２）（１４）の膜厚が異なる
為、シリコン酸化膜（１４）の堆積領域の方がリンがよ
り深く注入される。図１１はこの状態を示す。
【００１９】次に、残存するフォトレジスト膜（１９）
を酸素プラズマ中の灰化によって除去し、Ｐ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
０）を堆積する。この時のシリコン酸化膜（２０）を成
膜する工程を利用して注入済のリンを熱拡散させ、フラ
ッシュメモリセルのソース領域（２１）及び高耐圧トラ
ンジスタのドレイン領域（２２）が形成される。ソース
領域（２１）及びドレイン領域（２２）の拡散の深さ
は、シリコン酸化膜（１２）（１４）の膜厚が異なる
為、各々、０．５μｍ、０．７μｍ程度となる。つま
り、ＣＶＤ法によるシリコン酸化膜（２０）を使用して
フラッシュメモリセルのソース領域及び高耐圧トランジ
スタのドレイン領域を同一工程で形成できる。図１２は
この状態を示す。
を酸素プラズマ中の灰化によって除去し、Ｐ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
０）を堆積する。この時のシリコン酸化膜（２０）を成
膜する工程を利用して注入済のリンを熱拡散させ、フラ
ッシュメモリセルのソース領域（２１）及び高耐圧トラ
ンジスタのドレイン領域（２２）が形成される。ソース
領域（２１）及びドレイン領域（２２）の拡散の深さ
は、シリコン酸化膜（１２）（１４）の膜厚が異なる
為、各々、０．５μｍ、０．７μｍ程度となる。つま
り、ＣＶＤ法によるシリコン酸化膜（２０）を使用して
フラッシュメモリセルのソース領域及び高耐圧トランジ
スタのドレイン領域を同一工程で形成できる。図１２は
この状態を示す。
【００２０】次に、シリコン酸化膜（２０）に対して異
方性エッチングを行い、詳しくは、Ｐ型半導体基板
（１）の表面が露出するまでエッチバックを行い、フラ
ッシュメモリセルのコントロールゲート（１７）及び高
耐圧トランジスタのゲート（１８）の両端にスペーサ
（２３）が形成される。図１３はこの状態を示す。次
に、フラッシュメモリセルのコントロールゲート（１
７）及び高耐圧トランジスタのゲート（１８）が露出し
ている為、図１３のＰ型半導体基板（１）の表面にＣＶ
Ｄ法によるシリコン酸化膜（２４）を堆積する。このシ
リコン酸化膜（２４）の成膜時の熱によって、ソース領
域（２１）及びドレイン領域（２２）は更に熱拡散さ
れ、拡散の深さがより深くなる。これより、フラッシュ
メモリセルのソース領域及び高耐圧トランジスタのドレ
イン領域は高電圧の印加に耐えうる状態となる。特に、
高耐圧トランジスタの形成領域のシリコン酸化膜（１
４）の膜厚はフラッシュメモリセルの形成領域のシリコ
ン酸化膜（１２）の膜厚より薄い為、ドレイン領域（２
２）はソース領域（２１）より深く拡散される状態を保
って更に拡散される為、高耐圧トランジスタの耐圧はフ
ラッシュメモリセルより高くできる。その後、フォトレ
ジスト膜（２５）を塗布し、フォトレジスト膜（２５）
を図１と同様の処理でソース領域（２１）及びドレイン
領域（２２）以外の領域のみ部分除去する。そして、フ
ォトレジスト膜（２５）の除去部分に不純物濃度の低い
ヒ素及び不純物濃度の高いヒ素の順でイオン注入する。
図１４はこの状態を示す。
方性エッチングを行い、詳しくは、Ｐ型半導体基板
（１）の表面が露出するまでエッチバックを行い、フラ
ッシュメモリセルのコントロールゲート（１７）及び高
耐圧トランジスタのゲート（１８）の両端にスペーサ
（２３）が形成される。図１３はこの状態を示す。次
に、フラッシュメモリセルのコントロールゲート（１
７）及び高耐圧トランジスタのゲート（１８）が露出し
ている為、図１３のＰ型半導体基板（１）の表面にＣＶ
Ｄ法によるシリコン酸化膜（２４）を堆積する。このシ
リコン酸化膜（２４）の成膜時の熱によって、ソース領
域（２１）及びドレイン領域（２２）は更に熱拡散さ
れ、拡散の深さがより深くなる。これより、フラッシュ
メモリセルのソース領域及び高耐圧トランジスタのドレ
イン領域は高電圧の印加に耐えうる状態となる。特に、
高耐圧トランジスタの形成領域のシリコン酸化膜（１
４）の膜厚はフラッシュメモリセルの形成領域のシリコ
ン酸化膜（１２）の膜厚より薄い為、ドレイン領域（２
２）はソース領域（２１）より深く拡散される状態を保
って更に拡散される為、高耐圧トランジスタの耐圧はフ
ラッシュメモリセルより高くできる。その後、フォトレ
ジスト膜（２５）を塗布し、フォトレジスト膜（２５）
を図１と同様の処理でソース領域（２１）及びドレイン
領域（２２）以外の領域のみ部分除去する。そして、フ
ォトレジスト膜（２５）の除去部分に不純物濃度の低い
ヒ素及び不純物濃度の高いヒ素の順でイオン注入する。
図１４はこの状態を示す。
【００２１】次に、フォトレジスト膜（２５）を酸素プ
ラズマ中の灰化によって除去し、図１４のＰ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
６）を堆積する。この時、シリコン酸化膜（２６）の熱
によって、注入済の不純物濃度の異なる２種類のヒ素が
活性化され、フラッシュメモリセルのドレイン、高耐圧
トランジスタのソース、及び通常耐圧トランジスタのド
レインソースとなる領域（２７）が二重拡散構造で形成
される。その後、シリコン酸化膜（２４）（２６）をエ
ッチング除去して、フラッシュメモリセルのドレイン、
高耐圧トランジスタのソース、及び通常耐圧トランジス
タのドレインソースとなる領域（２７）を露出させ、こ
のソースドレイン領域（２７）にアルミ電極（２８）を
結合して端子が形成される。図１５はこの状態を示す。
ラズマ中の灰化によって除去し、図１４のＰ型半導体基
板（１）の表面にＣＶＤ法によるシリコン酸化膜（２
６）を堆積する。この時、シリコン酸化膜（２６）の熱
によって、注入済の不純物濃度の異なる２種類のヒ素が
活性化され、フラッシュメモリセルのドレイン、高耐圧
トランジスタのソース、及び通常耐圧トランジスタのド
レインソースとなる領域（２７）が二重拡散構造で形成
される。その後、シリコン酸化膜（２４）（２６）をエ
ッチング除去して、フラッシュメモリセルのドレイン、
高耐圧トランジスタのソース、及び通常耐圧トランジス
タのドレインソースとなる領域（２７）を露出させ、こ
のソースドレイン領域（２７）にアルミ電極（２８）を
結合して端子が形成される。図１５はこの状態を示す。
【００２２】以上より、フラッシュメモリセルのソース
領域及び高耐圧トランジスタのドレイン領域を同一工程
で形成できる為、製造工程数を削減できる。更に、高耐
圧トランジスタのドレイン領域をフラッシュメモリセル
のソース領域より深く拡散できる為、耐圧の高い高耐圧
トランジスタを形成できる。
領域及び高耐圧トランジスタのドレイン領域を同一工程
で形成できる為、製造工程数を削減できる。更に、高耐
圧トランジスタのドレイン領域をフラッシュメモリセル
のソース領域より深く拡散できる為、耐圧の高い高耐圧
トランジスタを形成できる。
【００２３】
【発明の効果】本発明によれば、不揮発性メモリセル及
び高耐圧トランジスタのソースドレイン領域の一方の領
域を同一工程で形成できる為、製造工程数を削減できる
利点が得られる。更に、高耐圧トランジスタのソースド
レイン領域の一方の領域を不揮発性メモリセルのソース
ドレイン領域の一方の領域より深く拡散できる為、耐圧
の高い高耐圧トランジスタを形成できる利点も得られ
る。
び高耐圧トランジスタのソースドレイン領域の一方の領
域を同一工程で形成できる為、製造工程数を削減できる
利点が得られる。更に、高耐圧トランジスタのソースド
レイン領域の一方の領域を不揮発性メモリセルのソース
ドレイン領域の一方の領域より深く拡散できる為、耐圧
の高い高耐圧トランジスタを形成できる利点も得られ
る。
【図１】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図２】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図３】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図４】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図５】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図６】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図７】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図８】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図９】本発明の半導体集積回路の製造方法を説明する
為の断面図である。
為の断面図である。
【図１０】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１１】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１２】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１３】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１４】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
【図１５】本発明の半導体集積回路の製造方法を説明す
る為の断面図である。
る為の断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板の表面に素子分離
用の第１ＬＯＣＯＳ酸化膜を形成する第１工程と、 前記半導体基板の表面に第１導電膜を堆積し、不揮発性
メモリセルのフローティングゲート電極を形成すると共
に当該フローティングゲート電極の表面に第２ＬＯＣＯ
Ｓ酸化膜を形成する第２工程と、 前記半導体基板の表面に第２導電膜を堆積し、前記不揮
発性メモリセルのコントロールゲート電極を形成すると
共に前記第１ＬＯＣＯＳ酸化膜による素子分離領域に高
耐圧トランジスタのゲート電極を形成する第３工程と、 前記半導体基板の表面における前記不揮発性メモリセル
のソースドレイン領域の一方の領域及び前記高耐圧トラ
ンジスタのソースドレイン領域の一方の領域に前記半導
体基板とは逆導電型の第１不純物をイオン注入し、第１
熱処理を加える第４工程と、 前記半導体基板の表面における前記不揮発性メモリセル
のソースドレイン領域の他方の領域及び前記高耐圧トラ
ンジスタのソースドレイン領域の他方の領域に前記半導
体基板とは逆導電型の第２不純物をイオン注入し、第２
熱処理を加える第５工程と、から成り、 前記不揮発性メモリセルのソースドレイン領域の一方の
領域及び前記高耐圧トランジスタのソースドレイン領域
の一方の領域を、前記第１熱処理を用いて同時形成した
後、前記第２熱処理を利用して前記不揮発性メモリセル
のソースドレイン領域の他方の領域及び前記高耐圧トラ
ンジスタのソースドレイン領域の他方の領域より深く拡
散させることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記第４工程の前に、前記半導体基板の
表面に絶縁膜を形成する工程を付加し、前記高耐圧トラ
ンジスタの形成領域の絶縁膜の膜厚を前記不揮発性メモ
リセルの形成領域の絶縁膜の膜厚より薄くし、前記高耐
圧トランジスタのソースドレイン領域の一方の領域を前
記不揮発性メモリセルのソースドレイン領域の一方の領
域より深く拡散させることを特徴とする請求項１記載の
半導体集積回路の製造方法。 - 【請求項３】 前記第２工程と前記第３工程との間に、
前記半導体基板の表面に絶縁膜を形成する工程を付加
し、前記高耐圧トランジスタの形成領域の絶縁膜の膜厚
を前記不揮発性メモリセルの形成領域の絶縁膜の膜厚よ
り薄くし、前記高耐圧トランジスタのソースドレイン領
域の一方の領域を前記不揮発性メモリセルのソースドレ
イン領域の一方の領域より深く拡散させることを特徴と
する請求項２記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372497A JP3461107B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18372497A JP3461107B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126729A true JPH1126729A (ja) | 1999-01-29 |
| JP3461107B2 JP3461107B2 (ja) | 2003-10-27 |
Family
ID=16140862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18372497A Expired - Fee Related JP3461107B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3461107B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100777525B1 (ko) | 2005-10-06 | 2007-11-16 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| US7626224B2 (en) | 2006-09-13 | 2009-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
| KR101102773B1 (ko) | 2004-12-30 | 2012-01-05 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터의 제조방법 |
-
1997
- 1997-07-09 JP JP18372497A patent/JP3461107B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102773B1 (ko) | 2004-12-30 | 2012-01-05 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터의 제조방법 |
| KR100777525B1 (ko) | 2005-10-06 | 2007-11-16 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| US7626224B2 (en) | 2006-09-13 | 2009-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
| US8325516B2 (en) | 2006-09-13 | 2012-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with split gate memory cell and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3461107B2 (ja) | 2003-10-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |