JPH02241116A

JPH02241116A - 同期パルス発生回路

Info

Publication number: JPH02241116A
Application number: JP1061493A
Authority: JP
Inventors: Sei Yamauchi; 山内　聖; Susumu Kusakabe; 進日下部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-03-14
Filing date: 1989-03-14
Publication date: 1990-09-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕本発明は、例えばデジタルＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　
ＬｏｃｋｅｄＬｏｏｐ）回路に用いて好適な同期パルス
発生回路に関する。

〔発明の概要〕

本発明は、例えばデジタルＰＬＬ回路に用いて好適な同
期パルス発生回路において、原発振器よりのクロック信
号を計数する計数手段と、入力信号のエツジ部に同期し
てその計数手段の計数値を検出する検出手段と、この検
出手段の出力に応してその計数手段の計数値を所定の値
にプリセットする設定手段とを有し、そのクロック信号
をその計数手段によって分周することによりその入力信
号に同期したパルスを得るようにしたことにより、その
プリセットする値を様々に変更するだけでその同期パル
ス発生回路の同期の引込み速度や入力信号の変化に対す
る不感帯等の特性を容易に変更できると共に、回路規模
を小型化できるようにしたものである。

〔従来の技術〕

Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）
回路は周波数の逓倍回路、所謂セルフクロック方式の記
録信号から抽出したクロックに同期してデータ信号を抽
出する回路、閉ループ制御回路等において広く使用され
ている。最近はアナログ方式のＰＬＬ回路に代わってデ
ジタル方式〇ＰＬＬ回路が使用されるようになって来て
いる。

第８回はそのようなデジタルＰＬＬ回路を倍密度記録さ
れたフロッピーディスクのデータ読取り回路に適用した
例を示し、この第８図において、（１）は入力端子、（
２）は波形整形回路、（３）はラッチ回路より成る位相
比較回路、（４）はデジタルローパスフィルタであり、
波形整形回路（２）より生成される入力データ信号ＩＮ
、の立上り時点において位相比較回路（３）でラッチさ
れた計数値Ａがデジタルローパスフィルタ（４）に供給
され数値データＢが生成される。この数値データＢ及び
設定器（６）より生成された数値データＣを加算回路（
５）にて加算して成る数値データＤが比較回路（７）の
一方の入力ポートに供給される。また、（８）は減算計
数用のカウンタ、（９）は数値データＥの設定器、（１
０）は基準クロック信号ＣＰを生成する基準発振器を示
し、カウンタ（８）はその基準クロック信号ＣＰのパル
ス数を減算計数（ダウンカウント）シて得られた計数値
に対応する数値データＦを位相比較回路（３）の入力ボ
ート及び比較回路（７）の他方の入力ポートに夫々供給
する。そして、比較回路（７）は数値データＦの値が数
値データＤの値以下になるとハイレベル［１］となる制
御信号Ｊをカウンタ（８）に供給し、カウンタ（８）は
制御信号Ｊがハイレベル「１」となると計数値として数
値データＥの値をプリセットする。

この場合、カウンタ（８）がＶ　ＣＯ（Ｖｏｌｔａｇｅ
　ＣｏｎｔｒｏｌｌｅｄＱｓｃｉ　１ｌａｔｏｒ）の役
割を果たしている。

カウンタ（８）の数値データＦの内のＭ　Ｓ　Ｂ　（Ｍ
ｏｓｔＳｉｇｎｔｆｉｃａｎｔ　Ｂｉｔ）であるサンプ
リングパルスＳＰ及び入力データ信号ＩＮ＋がサンプリ
ング回路（１１）に供給されて出力データ信号ＯＵＴ、
が生成される。この出力データ信号ＯＵＴ、は出力端子
（１２）より後続の回路に供給される。

倍密度記録方式ではデータがＭＦＭ変調されているので
、原記録データ（第９図Ａ）に対応する入力データ信号
ＩＮ、は第９図Ｂに示す如く、基本周期Ｔに対してパル
ス間隔が２Ｔ、３Ｔ又は４Ｔとなる。そして、クロック
信号ＣＰの周期ΔＴとして、設定器（６）での数値デー
タＣ（この値もＣで表示する。以下同様）及び設定器（
９）での数値データＥとがＥ−Ｃ＝２Ｔ／ΔＴ　　　　・・・・・・（１）を充足
するように設定することにより、位相ロックした状態で
はカウンタ（８）のＭＳＢとして第９図Ｃに示ス如＜周
期２ＴのサンプリングパルスＳＰが生成される。尚、第
９図Ｃを反転した信号でも位相ロックされるが、予めフ
レーミングコード等で正しい位相に合わせておく。従っ
てサンプリング回路（１１）にてその入力データ信号Ｉ
Ｎ、とサンプリングパルスＳＰとのアンドを取るだけで
、原記録データと等しい値の出力データ（第４図Ｄ）に
対応する出力データ信号ＯＵＴ、が得られる。

第８回例のデジタルＰＬＬ回路はクロック信号ＣＰをカ
ウンタ（８）で分周すると共に、入力データ信号ＩＮ、
とＭＳＢとしてのサンプリングパルスＳＰとの位相のず
れに応じてその分周比を変化させることにより、そのサ
ンプリングパルスＳＰの位相を入力データ信号ＩＮ、に
追従させていくものである。しかしながら、第８図例の
デジタルＰＬ　Ｌ回路はデジタルローパスフィルタ（４
）を使用するなど回路構成が複雑であり、同期の引込み
速度等の特性を調整するのに試行錯誤的な実験を必要と
して、緒特性の調整が極めて困難である不都合があった
。

これに対して、第８図例のデジタルＰＬＬ回路を簡略化
した第１０図例のような同期パルス発生回路が提案され
ている。尚、第１０図例は閉ループを構成しておらず厳
密な意味でのＰ　Ｌ　Ｌ回路ではないため、同期パルス
発生回路と称する。第８図に対応する部分に同一符号を
付して示す第１０図において、カウンタ（８）はクロッ
ク信号ＣＰ（第１１図Ａ）のパルス数を計数すると共に
、入力データ信号ＩＮ２の立上りで計数値がＯにクリア
される如くなされている。また、カウンタ（８）は計数
値がＤに達すると再びＯに戻って計数を始める如くなさ
れている。

説明を簡略化するため入力データ信号ＩＮｚは第１１図
Ｂに示す如く、データのｒｌＪ及び「０」に夫々対応し
てパルス信号及びローレベル「０」のままの信号であり
、正規の最小のパルス間隔はＴであると仮定する。この
場合、その入力データ信号ＩＮ２の各立上りにおいてカ
ウンタ（８）の計数値（第１１図Ｃ）がクリアされるで
、そのカウンタ（８）の数値データのＭＳＢであるサン
プリングパルスＳＰは第１１図りに示す如くその入力デ
ータ信号ＩＮ２に完全に同期して立下る。従って、サン
プリング回路（１１）においてそのサンプリングパルス
ＳＰの位相を略９０°ずらしてその入力データ信号Ｉ　
Ｎ　ｚ　とのアンドをとることにより原記録データが復
号できる。

〔発明が解決しようとする課題〕

しかしながら、第１０図例は例えば記録媒体に書き込ま
れたパルス信号同士の干渉によるパルスの位置ずれ（所
謂ピークシフト）等によって、第１１図Ｂに示す如く一
部の時間領域だけで人力データ信号ＩＮ２のパルス信号
の位置が正規の位置（１３ａ）から位置（１４）へ変化
しても、それに完全に追従してサンプリングパルスＳＰ
は破線（１５）で示す如く変化してしまうので、後続の
ビットを読み誤る虞れがある不都合がある。更に、デジ
タルＰＬＬ回路の引込み速度等の緒特性を調整すること
ができない不都合がある。

本発明は斯かる点に鑑み、デジタルＰＬＬ回路として使
用できる同期パルス発生回路において、回路規模を小型
化した上に同期の引込み速度等の緒特性を容易に変更で
きるようにすることを目的とする。

〔課題を解決するための手段〕

本発明による同期パルス発生回路は例えば第１図及び第
７図に示す如く、原発振器（１７）よりのクロック信号
を計数する計数手段（１８）と、入力信号ＩＮａのエツ
ジ部に同期してその計数手段（１８）の計数値を検出す
る検出手段（３１）　、　（３２ａ）　〜（３２ｈ）と
、この検出手段の出力に応してその計数手段（１８）の
計数値を所定の値にブリセントする設定手段（２０ａ）
〜（２０ｈ）　とを有し、そのクロック信号をその計数
手段（１８）によって分周することによりその入力信号
ＩＮ、に同期したパルスＳＰを得るようにしたものであ
る。

〔作用］斯かる本発明によれば、その入力信号ＩＮ３のエツジ部
におけるその計数手段（１８）の計数値が正規の値より
も進んでいる場合には例えば小さい値にプリセットして
、正規の値よりも遅れている場合には例えば大きい値に
プリセットすることにより、そのクロック信号はその計
数手段（１８）によって異なる周期で分周される。従っ
て、例えばその計数手段（１８）の計数値の最高位ピッ
）　（ＭＳＢ）に対応する信号はその人力信号ＩＮ、の
エツジ部に同期して変化する。

この場合、そのプリセットする値を変更するだけで同期
の引込み速度等の緒特性を容易に変更することができる
。

〔実施例］以下、本発明によるパルス発生回路の一実施例につき第
１図〜第７図を参照して説明しよう。本例は所謂セルフ
クロツタ方式の入力データ信号からデータを読み出す回
路に本発明を適用したものである。

第１図において、（１６）は入力端子を示し、この入力
端子（１６）に波形整形した入力データ信号ＴＮ３を外
部から供給し、この入力データ信号ＩＮ３を後述のコン
トローラ（１９）の端子ＩＮ及びサンプリング回路（２
２）のデータ信号入力端子に夫々供給する。また、（１
７）は基準発振器、（１８）は２進３ビツトのカウンタ
を示し、基準発振器（１７）にて生成された周期ΔＴの
クロック信号ＣＰをカウンタ（１８）のクロックパルス
入力端子ＣＫ及びコントローラ（１９）のクロックパル
ス入力端子ＣＫに夫々供給し、カウンタ（１８）の３ビ
ツト（ｂｏ　ｂ＋　　ｂ２）の計数値Ｇに対応する数値
データをコントローラ（１９）の数値データ入力端子す
。ｂ＋　ｂｚに供給する。そして、そのカウンタ（１８
）の計数値の最高位ビット（ＭＳＢ）即ち３ビツト目ｂ
２の信号（以下、サンプリングパルスＳＰと称する）を
サンプリング回路（２２）のサンプリングパルス入力端
子に供給する。また、入力端子（２１）には初期設定用
のリーダパルスＬＥＡＤを外部より定期的に供給し、こ
のり−ダパルスＬＥＡＤをカウンタ（１８）のクリア端
子ＣＬに供給する。

コントローラ（１９）は８個のデータ生成回路（２０ａ
）〜（２０ｈ）を有し、これらデータ生成回路（２０ａ
）〜ｒ２ｏｈ月よ夫々数値データＬ１〜Ｌ８を設定する
。

そして、コントローラ（１９）は入力データ信号ＩＮ３
の立上り時点におけるその数値データ入力端子す。

ｂ、ｂ２に入力された計数値Ｇの値に応じて、第１表に
従って、データ生成回路（２０ａ）〜（２０ｈ）の何れ
かを選択し、選択されたデータ生成回路（２０ａ）〜（
２０ｈ）に設定されている数値データＬ１〜Ｌ８を数値
データ出力端子ｅ。ｅ、ｅｚを介してカウンタ（１８）
の数値データ入力端子Ｐ。ｐ＋　Ｐｚに供給する。本例
では数値データＬ１〜Ｌ８の値は第１表の如く定める。

第１表更に、コントローラ（１９）は入力データ信号ＩＮ３の
立上り時点からクロック信号ＣＰの立上り時点の直後ま
でハイレベル「１」となるプリセット信号Ｋを生成し、
このプリセット信号Ｋをカウンタ（１８）のプリセント
端子ＰＲＨに供給する。この場合、出力端子ｅ。ｅＨｅ
ｚからカウンタ（１Ｂ）へ供給する数値データＬ１〜Ｌ
　８もそのプリセット信号Ｋがハイレベル「１」の期間
だけ所定の植となるようにしておくが、この数値データ
Ｌ１〜Ｌ８をそのまま出力しておいてもよい。

これに対して、カウンタ（１８）はプリセント信号Ｋが
ハイレベル「ｌＪの期間中にクロック信号ＣＰが立上っ
た時点でデータ入力端子ｐ。ＰＩ　Ｐ２に供給されてい
る数値データを、内部に保持されている計数値Ｇとして
プリセットする。また、サンプリング回路（２２）にお
いては、例えばサンプリングパルスＳＰの位相を９０°
ずらした信号とその人力データ信号ＩＮ３とのアンドを
とることによって出力データ信号０ＵＴ３を生成し、こ
の出力データ信号ＯＵＴ、を出ノｊ端子（２３）に供給
する。

本例の基本的な動作を第２図を参照して説明するに、初
期設定時にはリーダパルスＬＥＡＤを所定期間ハイレベ
ル「１」に設定する（第２図Ｄ）。そのリーダパルスＬ
ＥＡＩ）の立上りエツジ部（２５）の直後のクロック信
号ＣＰに同期してカウンタ（１８）の計数値Ｇは０にク
リアされて（第２図Ｃ）、その計数値ＧのＭＳＢに対応
するサンプリングパルスＳＰちり−レベル「０」に設定
される（第２図Ａ）。

そして、例えば計数値Ｇが７．６．０のときに夫々入力
データ信号ＩＮａの立上りエツジ部（２６ａ）（２６ｂ
）、　（２６ｃ）が生じると（第２図Ｅ）、それらの直
後のクロック信号ＣＰに同期してその計数値Ｇは夫々０
，０．０に設定される。また、サンプリングパルスＳＰ
は計数（ｌ！Ｇが０になる時点で夫々立下りエツジ部（
２７ａ）　、　（２７ｂ）　、　（２７ｃ）となる。

このように本例では計数値Ｇが７のときに入力データ信
号ＩＮ３の立上りエツジ部（２６ａ）が生じてもその計
数値Ｇは変化しないが、計数値Ｇが６のときに入力デー
タ信号ＩＮ３の立上りエツジ部（２６ｂ）が生じるよう
に計数値Ｇが遅れている場合には、その計数値Ｇは７を
飛び超えて０に進む。

また、計数値Ｇが０のときに入力データ信号ＩＮ。

の立上り部（２６ｃ）が生じるように計数値Ｇが進んで
いる場合には、その計数値Ｇは再び０に戻される。これ
は、カウンタ（１８）によって基準発振器（１７）より
供給されるクロック信号ＣＰが通常は８分周されるが、
そのカウンタ（１８）の計数値Ｇが進んでいる場合には
その分周の数が小さくなり、そのカウンタ（１８）の計
数値Ｇが遅れている場合にはその分周の数が大きくなる
ことを意味する。従って、その計数値ＧのＭＳＢである
サンプリングパルスＳＰはその入力データ信号ＩＮ、の
立上りエツジに同期して変化する。

本例で入力データ信号ＩＮ３とサンプリングパルスＳＰ
との位相がロックされている場合の動作につき第３回及
び第４図を参照して説明するに、この場合は入力データ
信号ＩＮ３の立上りエツジ部（第４図Ｄ）は計数値Ｇ（
第４図Ｃ）が７のときに生じる。従って、計数値Ｇはク
ロック信号ＣＰによってのみ第３図に示す如く変化し、
サンプリングパルスＳＰの立下りエツジ部の位相は入力
データ信号ＩＮ３の立上りエツジ部に対して完全にロッ
クされている。この場合、第４図りに破線（２８）で示
す位置の入力データ信号ＩＮ、が欠落していても、カウ
ンタ（１８）が自走しているのでサンプリングパルスＳ
Ｐは正規の時点で立下る。

次に、本例で入力データ信号ＩＮ、に対してサンプリン
グパルスＳＰの位相の同期が次第にとれていく場合であ
る調歩同期時の動作につき第５図及び第６図を参照して
説明するに、本例では上述の第１表より明らかな如く、
計数値Ｇが０．　１２．３，４，５，６．７であるとき
に入力データ信号ＩＮ３の立上りエツジ部が生じると、
その計数値Ｇはその直後のクロック信号ＣＰに同期して
夫々０．１，２，４，５，７，０．０に変化する。

この変化の状態を第５図に示す。この第５図より、計数
値Ｇが３又は４であるときは入力データ信号ＩＮ３の立
上りエツジ部が生じても計数値Ｇは位相ロック時と同様
に変化することが分かる。従って、計数値が３から５ま
での間は本例の不感帯となる。

例えばクロック信号ＣＰと入力データ信号ＩＮ。

との関係が第６図に示す如きものであるとすると、入力
データ信号ＩＮ３の立上りエツジ部（２９ａ）　。

（２９ｂ）　、　（２９ｃ）及び（２９ｄ）に対応して
、計数値Ｇは夫々７→０，３→４．５→７及び１→１と
比較的滑らかに変化する。立上りエツジ部（２９ｂ）は
不感帯に在るのでその計数値Ｇはその立上りエツジ部（
２９ｂ）に影響されない。この立上りエツジ部（２９ｂ
）は本来のパルス（３０）がパルス同士の干渉による所
謂ピークシフトによって大きくずれたような場合に発生
しうるが、本例の同期パルス発生回路においてはこのよ
うに大きくずれたパルスは不感帯の作用によって無視さ
れる利益がある。

更に、本例では計数値Ｇは入力データ信号ＩＮ。

の立上りエツジ部によって第５図に示す如く変化するが
、この変化のパターンを種々に変更することによって同
期の引込み速度や不感帯等の諸特性を容易に変更できる
利益がある。この場合、第５図の変化パターンを変更す
るには、第１図のコントローラ（１９）におけるデータ
生成回路（２０ａ）〜（２０ｈ）の数値データＬ１〜Ｌ
８の値を変更するだけでよい。

また、本例はデジタルフィルタを用いていないので回路
規模を小型化できると共に、時定数の調整等を行う必要
がないので回路を例えはゲートアレイ構造等によって完
全にデジタル化できる。特に本例ではプリセット可能な
カウンタを使用するだけでよいので、アンドゲート及び
オアゲートのみを用いた所謂プログラマブルロジックデ
バイス（ＰＬＤ）が使用できるので、同期の諸特性の設
定が容易にできるようになる。

第１図例で使用するコントローラ（１９）は第１表を真
理値表として論理回路と考えることができ、様々の構成
例が考えられる。第７図はそのコントローラ（１９）の
−例を示し、この第７図において、入力端子す。ｂ、ｂ
２に供給された３ピツ１〜の数値データはデコーダ（３
１）にてデコードされ、デコードされた０〜７の値に夫
々対応してアントゲ−）　（３２ａ）〜（３２ｈ）の何
れか１つの一方の入力端子にハイレベル「１」の信号を
供給する。また、端子ＩＤより入力された入力データ信
号ＩＮ、を立上り微分回路（３３）で微分して、この微
分パルスをＲＳフリップフロップ（３４）のセット端子
Ｓに供給し、このＲＳフリップフロップ（３４）のリセ
ット端子Ｒには端子ＣＫより入力されたクロック信号Ｃ
Ｐを供給する。そして、このＲＳフリップフロップ（３
４）の出力端子Ｑに現われるプリセット信号Ｋをアンド
ゲート（３２ａ）〜（３２ｈ）の夫々の他方の入力端子
及びプリセット信号出力端子ＰＲＥに供給する。

アントゲ−）　（３２ａ）〜（３２ｈ）の夫々の出力端
子をデータ生成回路（２０ａ）〜（２０ｈ）のストロー
ブ端子ＳＴに接続する。ごれらデータ生成回路（２０ａ
）〜（２０ｈ）はストローブ端子ＳＴにハイレベル「１
」の信号が供給されているときのみ夫々３ビツトの設定
データＬ１〜Ｌ８を数値データ出力端子ｅ。ｅ、ｅ２に
供給し、ストローブ端子ＳＴにローレベル「ＯＪの信号
が供給されているときには夫々の出力抵抗が所謂ハイイ
ンピーダンスになる如くなされている。

第７図例によれば、デコーダ（３１）にはＯ〜７の範囲
の数値データが供給されているので、入力データ信号Ｉ
Ｎ３の立上りエツジ部においてＲＳフリップフロップ（
３４）の出力信号がハイレベル「１」になると、アンド
ゲート（３２ａ）〜（３２ｈ）の何れか１つの出力信号
がハイレベル「１」になる。それに対応してデータ生成
回路（２０ａ）〜（２０ｈ）の何れか１つより３ビツト
の数値データＬ１〜Ｌ８が数値データ出力端子ｅ。ｅ、
ｅ２に供給される。そして、この直後のクロック信号Ｃ
Ｐの立上りエツジ部においてＲＳフリップフロンプ（３
４）の出力信号がローレベル「０」になるので、出力端
子ｅ。ｅｃ２にはデータは出力されなくなると共に、プ
リセット信号にはローレベルｒＱＪとなる。

このように第７図例によれば第１表の真理値表が実現さ
れ、ひいては第５図に示すような計数値の変化が実現さ
れる。また、それらデータ生成回路（２０ａ）　〜（２
０ｈ）における数値データＬ１〜Ｌ８の値を変更するだ
けでカウンタ（１８）におけるプリセットの値を種々の
値に容易に変更するこができる。

尚、上述実施例は入力データ信号からデータを読み出す
回路に本発明を適用したものであるが、本発明はクロッ
ク信号等の周波数を逓倍する逓倍回路等にも同様に適用
することができる。このように本発明は上述実施例に限
定されず、本発明の要旨を逸脱しない範囲で種々の構成
を採り得ることは勿論である。

〔発明の効果〕

本発明によれば、原発振器よりのクロック信号を分周す
る計数手段の入力信号のエツジ部におけるプリセット値
を様々に変更するだけで、同期の引込み速度や入力信号
に対する不感帯等の緒特性を容易に変更できると共に、
デジタルフィルタを使用していないので回路規模を小型
化できる実用上の利益がある。

【図面の簡単な説明】

第１図は本発明による同期パルス発生回路の一実施例を
示す構成図、第２図〜第６図は実施例の動作の説明に供
する線図、第７図は第１図例のコントローラの一例を示
す構成図、第８図は従来のデジタルＰＬＬ回路を示す構
成図、第９図は第８図例の動作を示すタイミングチャー
ト図、第１０図は従来の同期パルス発生回路を示す構成
図、第１１図は第１０図例の動作を示すタイミングチャ
ート図である。（１７）は発振器、（１８）はカウンタ、（１９）はコ
ントローラ、（２０ａ）　〜（２０ｈ）は夫々データ生
成回路、（２２）はサンプリング回路、（３１）はデコ
ーダ、（３２ａ）〜（３２ｈ）は夫々アンドゲートであ
る。

Claims

【特許請求の範囲】原発振器よりのクロック信号を計数する計数手段と、入
力信号のエッジ部に同期して上記計数手段の計数値を検
出する検出手段と、該検出手段の出力に応じて上記計数
手段の計数値を所定の値にプリセットする設定手段とを
有し、上記クロック信号を上記計数手段によって分周すること
により上記入力信号に同期したパルスを得るようにした
ことを特徴とする同期パルス発生回路。