JPH02242309A - 電圧制御回路 - Google Patents
電圧制御回路Info
- Publication number
- JPH02242309A JPH02242309A JP1063164A JP6316489A JPH02242309A JP H02242309 A JPH02242309 A JP H02242309A JP 1063164 A JP1063164 A JP 1063164A JP 6316489 A JP6316489 A JP 6316489A JP H02242309 A JPH02242309 A JP H02242309A
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- JP
- Japan
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- voltage
- transistor
- control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシックＩＣ化された電圧制御回路に関
するものである。
するものである。
本発明は、１つの電圧制御回路で異なる２つの電圧を外
部信号によって切り換えることができるものであり、電
圧制御回路の帰還抵抗の一部にトランジスタを並列に付
加し、かつ該トランジスタのゲートには、入力回路を接
続し外部からの制御信号によって該トランジスタのＯＮ
・ＯＦＦを７６１１７卸できるものである。
部信号によって切り換えることができるものであり、電
圧制御回路の帰還抵抗の一部にトランジスタを並列に付
加し、かつ該トランジスタのゲートには、入力回路を接
続し外部からの制御信号によって該トランジスタのＯＮ
・ＯＦＦを７６１１７卸できるものである。
従来の電圧側ｍ回路の回路図を第２図に示す。
入力端子ｌからの入力端子Ｖｉｎは、電圧制御回路Ａと
電圧制御回路已に印加される。ここで、電圧制御回路Ａ
、Ｂ（７）出力電圧Ｖ、、’Ｖ、には、ｖＡ〈Ｖ、の関
係があるものとする。また、電圧制御回路Ｂの入力端子
には、端子２から入力端子される外部からの制御信号に
応じて、入力端子１と電圧制御回路Ｂの入力端子との接
続を０Ｎ−ＯＦＦさせることができるコントロール回路
３が挿入されている。例えば、端子２をＬｏｗレベルに
しておけば、入力端子ｌと電圧制御回路Ｂの入力端子と
の間は、電気的に切断され電圧ＩＩｌ ｊｎ ｒｇＪ路
Ｂの出力端子には、■馬なる電圧は発生しない。したが
って出力端子４には、ダイオード５を通して、電圧制御
回路Ａの出力電圧ＶＡ Ｑ、５ｖの電圧が出る。
電圧制御回路已に印加される。ここで、電圧制御回路Ａ
、Ｂ（７）出力電圧Ｖ、、’Ｖ、には、ｖＡ〈Ｖ、の関
係があるものとする。また、電圧制御回路Ｂの入力端子
には、端子２から入力端子される外部からの制御信号に
応じて、入力端子１と電圧制御回路Ｂの入力端子との接
続を０Ｎ−ＯＦＦさせることができるコントロール回路
３が挿入されている。例えば、端子２をＬｏｗレベルに
しておけば、入力端子ｌと電圧制御回路Ｂの入力端子と
の間は、電気的に切断され電圧ＩＩｌ ｊｎ ｒｇＪ路
Ｂの出力端子には、■馬なる電圧は発生しない。したが
って出力端子４には、ダイオード５を通して、電圧制御
回路Ａの出力電圧ＶＡ Ｑ、５ｖの電圧が出る。
逆に端子２をＨｉ ｇ ｈレヘルにすれば、入力端子１
と電圧制御回路Ｂの入力端子との間は、電気的に接続さ
れるので電圧制御回路Ｂの出力端子にはＶ８の電圧が発
生し、かつＶ、＜Ｖ、の関係よりダイオード６を通して
Ｖｓ −０，６ｖの電圧が出力端子４に出力される。該
ダイオード５．６は逆流防止のため設けられている。
と電圧制御回路Ｂの入力端子との間は、電気的に接続さ
れるので電圧制御回路Ｂの出力端子にはＶ８の電圧が発
生し、かつＶ、＜Ｖ、の関係よりダイオード６を通して
Ｖｓ −０，６ｖの電圧が出力端子４に出力される。該
ダイオード５．６は逆流防止のため設けられている。
以上のように、従来の電圧制御回路で異なる２つの電圧
を、外部信号によって切り換えて、出力させようとする
と、２つの電圧制御回路と２つのダイオードが必要であ
り、かつ出力端子４にはダイオード１個分の電圧降下を
持った電圧しか出力されないという欠点がある。
を、外部信号によって切り換えて、出力させようとする
と、２つの電圧制御回路と２つのダイオードが必要であ
り、かつ出力端子４にはダイオード１個分の電圧降下を
持った電圧しか出力されないという欠点がある。
本発明は、従来の技術の課題を解決することを目的とし
、１つの電圧制御回路でダイオード１個分の電圧降下が
なく、２つの出力電圧を外部信号によって切り換えるこ
とができる構成とした。
、１つの電圧制御回路でダイオード１個分の電圧降下が
なく、２つの出力電圧を外部信号によって切り換えるこ
とができる構成とした。
具体的には、１つの電圧制御回路の帰還抵抗の一部に並
列にトランジスタを設け、外部制御信号を入力回路で受
は内部の電源電圧に変換した制御信号によって、該トラ
ンジスタをＯＮ・ＯＦＦ制御することによって、出力電
圧を切り換える。
列にトランジスタを設け、外部制御信号を入力回路で受
は内部の電源電圧に変換した制御信号によって、該トラ
ンジスタをＯＮ・ＯＦＦ制御することによって、出力電
圧を切り換える。
以下、図面に従って本発明の実施例を詳細に説明する。
第１図は、本発明による切り換え可能な電圧制御σ回路
図である。入力端子ｌから人力された電圧Ｖｉｎは、制
御用ＭＯＳトランジスタ７を通り、出力端子４に出力さ
れる。出力５ｊＭ子４には帰還抵抗８．９と１０が接続
され、帰還抵抗日、９の接続点の電圧は増幅器１１の正
入力端子に入力される。
図である。入力端子ｌから人力された電圧Ｖｉｎは、制
御用ＭＯＳトランジスタ７を通り、出力端子４に出力さ
れる。出力５ｊＭ子４には帰還抵抗８．９と１０が接続
され、帰還抵抗日、９の接続点の電圧は増幅器１１の正
入力端子に入力される。
方、増幅器１１の負入力端子には基準電圧１２が入力さ
れている。また、増幅器１１の出力端子は制御用トラン
ジスタ７のゲートに接続されている。抵抗１０の両端に
は、トランジスタ１３が並列に挿入され、そのゲートに
はＣＭＯＳトランジスタで構成された入力回路１４を介
して端子２に接続されている。
れている。また、増幅器１１の出力端子は制御用トラン
ジスタ７のゲートに接続されている。抵抗１０の両端に
は、トランジスタ１３が並列に挿入され、そのゲートに
はＣＭＯＳトランジスタで構成された入力回路１４を介
して端子２に接続されている。
本回路の動作原理は、抵抗８と９の接続点の電圧が、基
準電圧１２と等しくなるように増幅器１１の出力が制御
用トランジスタ１７のＯＮ抵抗を制御することによって
出力端子４の出力電圧■。、を−定に保つようにする。
準電圧１２と等しくなるように増幅器１１の出力が制御
用トランジスタ１７のＯＮ抵抗を制御することによって
出力端子４の出力電圧■。、を−定に保つようにする。
出力電圧■。、は式ｆｉｌで表わされる。
ここで、Ｖ□Ｃは基準電圧１２の電圧、ＲＡは抵抗８、
Ｒ，は抵抗９．Ｒ６は抵抗１０のそれぞれの抵抗値であ
る。今、端子２に外部から、例えばＴＴＬ信号のＨｉｇ
ｈレヘルが入力されると、入力回路１４を通して、内部
電源Ｖｉｎに変換された信号がトランジスタ１３のゲー
トに入力され、トランジスタ１３はＯＮする。この結果
、抵抗１０はトランジスタ１３によって短絡させられる
ため、出力電圧■。、。
Ｒ，は抵抗９．Ｒ６は抵抗１０のそれぞれの抵抗値であ
る。今、端子２に外部から、例えばＴＴＬ信号のＨｉｇ
ｈレヘルが入力されると、入力回路１４を通して、内部
電源Ｖｉｎに変換された信号がトランジスタ１３のゲー
トに入力され、トランジスタ１３はＯＮする。この結果
、抵抗１０はトランジスタ１３によって短絡させられる
ため、出力電圧■。、。
は式（１）より、
になる。一方、端子２に外部から、例えばＴＴＬ信号の
ＬＯＷレヘルが入力されると、入力回路１４を通して内
部電源の接地電位に変換された信号がトランジスタ１３
をＯＦＦさせ、その結果、出力電圧Ｖ ｏｕＬ２は弐（
１）で表わされる値になる。出力電圧Ｖ ０ｕＬｌとＶ
ｏ ｕ Ｌ ２を比較すると、ＶＯＩＩＬＩ ＞ Ｖ６
１１ＬＺ１１７）関係がある。
ＬＯＷレヘルが入力されると、入力回路１４を通して内
部電源の接地電位に変換された信号がトランジスタ１３
をＯＦＦさせ、その結果、出力電圧Ｖ ｏｕＬ２は弐（
１）で表わされる値になる。出力電圧Ｖ ０ｕＬｌとＶ
ｏ ｕ Ｌ ２を比較すると、ＶＯＩＩＬＩ ＞ Ｖ６
１１ＬＺ１１７）関係がある。
以上述べたように本発明によれば、帰還抵抗の一部にト
ランジスタを並列に接続し、該トランジスタのゲートに
、入力回路を通して外部制御１３号を印加して、該トラ
ンジスタをＯＮ・Ｏ，ＦＦ制御することによって、ダイ
オード等による電圧降下なしで、かつ１つの電圧制御回
路で２値の出力電圧を切り換えて出力させることができ
る低コストの電圧制御回路を実現することができる。
ランジスタを並列に接続し、該トランジスタのゲートに
、入力回路を通して外部制御１３号を印加して、該トラ
ンジスタをＯＮ・Ｏ，ＦＦ制御することによって、ダイ
オード等による電圧降下なしで、かつ１つの電圧制御回
路で２値の出力電圧を切り換えて出力させることができ
る低コストの電圧制御回路を実現することができる。
第１図は本発明の電圧制御回路図、第２図は従来の電圧
制御回路図である。 ８．９．１０・・・帰還抵抗 ７．１．・・・・・ＭＯＳ）ランジスク以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
制御回路図である。 ８．９．１０・・・帰還抵抗 ７．１．・・・・・ＭＯＳ）ランジスク以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
Claims (1)
- 制御トランジスタと帰還抵抗と基準電圧と増幅器からな
るＣＭＯＳトランジスタによるモノリシックＩＣ化され
た電圧制御回路において、前記帰還抵抗の一部に並列に
ＭＯＳトランジスタを配置し、該ＭＯＳトランジスタの
ゲート電圧を外部から制御することを特徴とした電圧制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063164A JPH02242309A (ja) | 1989-03-15 | 1989-03-15 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063164A JPH02242309A (ja) | 1989-03-15 | 1989-03-15 | 電圧制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02242309A true JPH02242309A (ja) | 1990-09-26 |
Family
ID=13221329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063164A Pending JPH02242309A (ja) | 1989-03-15 | 1989-03-15 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02242309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753721B2 (en) | 2001-09-19 | 2004-06-22 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| JP2012185709A (ja) * | 2011-03-07 | 2012-09-27 | Denso Corp | 電源装置 |
-
1989
- 1989-03-15 JP JP1063164A patent/JPH02242309A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753721B2 (en) | 2001-09-19 | 2004-06-22 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| US6885237B2 (en) | 2001-09-19 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| US7034605B2 (en) | 2001-09-19 | 2006-04-25 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| JP2012185709A (ja) * | 2011-03-07 | 2012-09-27 | Denso Corp | 電源装置 |
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