JPH02242461A - データ受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 受信データを格納する受信バッファの先頭アドレスを指
示するメモリアドレスディスクリプタと次に実行するＤ
ＭＡコマンドディスクリプタの先頭アドレスを指示する
ディスクリプタを含むＤＭＡコマンドディスクリプタを
複数個チューニングし、ハードウェア自律でチューニン
グされたコマンドを実行して受信データを受信バッファ
にＤＭＡ転送するデータ受信方式に関し、 データの１つの受信フレームがコマンドチューニングに
より複数個の受信バッファにわたって転送される際に受
信バッファの使用可能な領域全体を使用してメモリの使
用効率を上げるデータ受信方式を提供することを目的と
し、 ディスクリプタ中に受信バッファ先頭アドレスの変動値
の格納部を設け、チューニング実行時にＤＭＡＣに設け
た変動手段によりディスクリプタから得られた受信ハソ
ファ先頭アドレスを前記変動値だけ変動させたアドレス
を出力するよう構成する。

［産業上の利用分野］ 本発明は受信データを格納する受信ハソファのアドレス
を指示するディスクリプタと次に実行するＤＭＡコマン
ドディスクリプタの先頭アドレスを指示するディスクリ
プタを含むＤＭＡコマンドディスクリプタを複数個チュ
ーニングし、ハードウェア自律でチューニングされたコ
マンドを実行して受信データを受信バッファにＤＭＡ転
送するデータ受信方式に関する。

近年、電話やデータ通信の統合を目指すｌ　Ｓ　ＤＮ（
ザービス総合ディジタル網）の商用化に伴い、従来の音
声等の接続に代表される回線交換を行う技術から誤り再
生機能などを備えるビット・オリエンテッドプロトコル
によるｌ５ＤＮ交換機やバケット交換機が普及されつつ
ある。ビット・オリエンテッドプロトコルの代表例とし
てＩ−Ｉ　Ｄ　Ｌ　Ｃ（ハイレー、ル・データ・リンク
・コントロール）が一般に利用されており、そのフレー
ム長は伝送されるデータ長に応じて任意の長さとするこ
とが可能であり、送信側でフレームの開始部と終了部に
特定パターンのフラグを付して送信し、受信側でこれを
識別することにより１フレームを判別する。

従来、このようなフレームデータの受信方式として受信
したデータをＣＰＵの介在なしにＤＭＡＣ（ダイレクト
・メモリ・アクセス・コントローラ）によりメモリに設
けられた受信ハソファに転送する方式が用いられており
、その際にフレーム長の長さが一定の容量を持つ受信バ
ッファの容量を越えても引き続きＤＭＡ転送が可能なよ
うにコマンドチューニングが実行され、新たな受信バッ
ファに転送が行われる。

ところが、コマンドチューニングにより次に使用する受
信ハソファの先頭アドレスは、一定の長さだけ使用しな
い領域があるためメモリが有効利用されなかったので、
その改善が望まれている。

［従来の技術］ 従来のｌ５ＤＮ交換機およびパケット交換機におけるレ
イヤ２におけるデータ受信方式について説明する。従来
のビット・オリエンテッドプロトコル通信の代表例とｌ
（Ｄ　Ｌ　Ｃ方式があり、フレームの先頭と終端に開始
フラグと終了フラグが付され、その間にプロトコルの上
位レベルの制御データ、情報データおよび誤り検出用の
ＦＣ３（フレムチエツクシーケンス）などが含まれてい
る。

そして、ｌ５ＤＮのプロトコルのレベルとして、レイヤ
１の物理層、レイヤ２のデータリンク層、レイヤ３のネ
ットワーク層、およびその上位に渡って多数のレイヤが
設けられ、各レイヤでそれぞれ処理が行われ、各処理に
用いるための付加情報が生成される。

第４図は従来例の構成図である。

第４図において、４０はフレーム受信回路、４１はＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
、４２はメモリを表し、他にＣＰＵが含まれているが図
示省略した。

フレームを受信する以前にＣＰＵ　（図示せず）が受信
データを格納するためのエリアを、メモリ４２に設定す
る。その設定は、ＤＭＡＣ４，１内のＭＡＲ（アドレス
レジスフ）４１１に受信したデータをバイト単位で格納
するためのメモリアドレスの先頭を設定し、ＢＬＲ（ハ
ソファレングスレジスタ）には格納する受信バッファ４
３１のサイズ（データ長）を設定しておくことにより行
われる。

データリンク回線からＪ（Ｄ　Ｌ　Ｃフレームのシリア
ル信号が入力すると、フレーム受信回路４０でフラグの
検出等を行うとともに、データを受信すると一定単位の
データ受信毎（例えば１オクテツト−８ビツト）にＤＭ
Ａ要求をＩ）ＭＡＣ４１に出力する。１つの受信バッフ
ァは一定のハイド長に設定され、チューニング機能をＤ
ＭＡＣに持たゼるごとにより、１フレームを複数の受信
ハソファで受信する。すなわち、メモリ４２に所定容量
の複数の受信ハソファ４１２，４２４・・・を設け、各
バッファ・メモリに対して第１ディスクリブク４２１．
第２デイスクリブタ４２３・・・が用意されており、各
ディスクリプタには次のような内容が格納されている。

ＮＤＡ　（、不りストディスクリプタア１ζレス）；コ
マンドチューニングの場合に、次のディスクリプタの先
頭アドレスを示す。

ＭＡＤ　（メモリアドレスディスクリプタ）：対応する
バッファ・メモリの先頭アドレスを指示し、ＤＭＡ転送
はそのアドレスから行われる。

ＢＬＤ　（ハソファレングスディスクリプク）：そのバ
ッファ・メモリのハイド長を表す。

ＣＣＤ　（キャラクタカウントディスクリプタ）：その
コマンド中で受信したオクテツト数を示す。

ＣＭＤ　（コマンドディスクリプタ）：コマンドの動作
を規定し、受信フレームのＤＭＡ転送中に当該バッファ
・メモリの長さく容量）を越えると、コマンドチューニ
ングが行われることを表示（特定ビット位置のチェーコ
ンブを示すＣＥビットを“’　１　”　、越えないで終
了する場合は“′０゛とする）を行い、コマンド終了時
にＤＭＡＣがこのディスクリプタを調べて、ＣＥ＝　１
の時コマンドチューニングが実行される。

Ｃ３ｌ）（コンブリージョンステータスディスクリプタ
）：コマンド終了時の状態を示し、例えばＦｅ２　（フ
レームチエツクシーケンス）チエツクにおいてＣＲＣエ
ラーを検出した場合にそれを表示し、その後の処理にお
いて利用する。

一方、ＤＭＡＣ４１には、レジスタ群４１１〜４１３と
レジスタＤＡＲ４，ｌ／Ｉが備えられ、いずれもＤＭＡ
Ｃによりアクセスされるが、レジスタ１）　Ａ　ＲはＣ
ＰＵ　（図示せず）からもアクセスされる。各レジスタ
の機能は次のとおりである。

ＭＡＲ（メモリアドレスレジスタ）：ハソファメモリの
アクセスすべきアドレスを示す。

Ｂ１．、、　＋１？　（バッファレングスレジスタ）：
バッファ・メモリのザイス（ハイＩ〜長）を表す。

ＣＣＲ（キャラクタカウンタレジスタ）：］コマンド内
で受信したオクテ・ノ１−数を示し、バッファへ転送す
る毎に加算される。

ＤＡ、Ｒ（ディスクリプタアドレスレジスタ）：メモリ
のディスクリプタの先頭アドレスを示す。

従来例の動作を概説すると、フレーム受信回路４０でフ
レームを受信すると、ハイド単位でＩ）ＭＡ要求が行わ
れる。ＤＭＡＣ４１のＤＡＲ４１４には予め先頭の第１
デイスクリブタ４２１の先頭アドレスが設定され（初期
状態ではＣＰＵからセフ）され、動作開始後はＤＭＡＣ
の内部で順次更新される）でいる。このＤＡＲ４１４の
アドレスを用いてメモリ４２にアクセスし、ディスクリ
プタ４２１内の各ディスクリプタＭＡＤ、ＢＬＤＣＣＤ
の内容をＤＭＡＣ４，１の各レジスタＭＡＲＢＬＲ，Ｃ
ＣＲに転送する。これにより、ＤＭＡＣ４１は第１デイ
スクリブタ４２１により指示された受信バッファの情報
が獲得されたのでフレーム受信回路４０で受信したデー
タをシステムバスを介して受信バッファ４２２に転送す
る。その場合転送毎にＤＭＡＣ４１のレジスタＣＣＲ４
１３の内容を更新する。

フレーム受信回路４０で受信したフレームが、ＤＭＡＣ
４１のレジスタＢ　Ｔ−Ｒに設定されたデータ長を越え
るとコマンドを終了し、第１ディスクリプタ４２１内の
ＣＭＤを８周べてＣＥ＝　１であるからＤＭＡＣはコマ
ンドチューニングを実行する。

この場合、第１デイスクリブタ４２１のＣＭＤにチェー
コンブの表示などのデータを書き込む等の処理を行って
、ＮＤＡを取り出しＤＭＡＣ４１のレジスタＤＡＲにセ
ントする。このレジスタＤＡＲを用いて、第２デイスク
リブタ４２３にアクセスして、その中のＭＡＤ、ＢＬＤ
を読み出してＤＭＡＣ４１のＭＡＲ，Ｂｌ−Ｒに設定す
る。これにより次のバッファ・メモリ４２４へのアクセ
ス情報がＤＭＡＣ４１に得られ、上記と同様にフレーム
受信口１ｉ８４−０からメモリ４２−・のデータ転送が
行われる。以下同様にして複数のバッファ・メモリを使
用してコマンドチューニングにより転送される。

−１−記のフレーム受信回路４０からフレームの先頭の
データを最初の受信バッファ４２２へ転送する場合、Ｄ
ＭＡＣ４１のレジスタＭＡＲにより受信バッファ４２２
の先頭アドレスが出力されるが、その位置は、第４図の
受信バッファ４２２の領域の途中のアドレスを表す。ず
なわち、受信バッファの先頭から４１の長さの領域は、
そのフレームについて上記したプ０トコルのレイヤ２乃
至レイヤ３において必要な付加情報を格納する領域であ
る。

したがって、受信バッファ４２２内の受信データの格納
領域は、受信バッファ４２２の先頭から長さｐｌを隔て
た位置を先頭にして図にＬｌとして示す領域だけである
。

このデータの先頭アドレスの指定は、コマンドチューニ
ングにより、次の受信バッファのアドレスの指定の際に
も同様にディスクリプタ４２３により受信バッファの先
頭アドレスとして、制御データを格納するための領域と
して長さｆｆ２（β１と同し長さ）が占有されるので、
最初の受信バッファ４２２と同様に図に示すようにＬ２
の領域が使用される。但し、チューニングにより使用す
る受信バッファにば、プロトコルのレイヤ２，３用の付
加情報を格納する必要がない。

このように、１フレームのデータ受信においてコマント
チエーニングが３回行われた場合、第４図のメモリの各
受信バッファ４２２．４２４　４２６および４２Ｂには
斜線で施された部分に受信データが格納される。

このように、複数のコマンドチューニングにより使用さ
れる受信バッファ４２２，４２４．４２６．４．２８に
はそれぞれ図に示す空き領域が複数個設けられるが、１
つの受信フレームが終了した後、次のフレームを受信す
る場合には、ディスクリプタにより指示された受信バッ
ファの先頭アドレスを使用すれば、自動的に制御データ
を格納する領域が獲得できるという利点があった。

［発明が解決しようとする課題］ 上記したように、従来のコマンドチューニングによるデ
ータ受信方式では、最初の受信バッファへの転送が終了
後、コマンドチューニングにより引き続く受信データを
格納するための受信バッファには、無駄な空き領域（長
さｆｆｌ、ｎ２・・）が自動的に設けられてしまうので
、チューニングの回数に応じて空き領域が増大してしま
う。

本発明はデータの１つの受信フレームがコマンドチュー
ニングにより複数個の受信バッファにわたって転送され
る際に受信バッファの使用可能な領域全体を使用してメ
モリの使用効率を上げるデータ受信方式を提供すること
を目的とする。

［課題を解決するための手段］ 第１図は本発明の原理構成図である。

第１図において、１０はＤＭＡＣ，１１はアドレスバス
、１２はメモリ、１３はディスクリプタ、１４は受信バ
ッファを表す。

本発明は、ディスクリプタ中に受信バッファの中で制御
用に確保された？ｉＪｆ　誠の長さに対応する変動値の
ディスクリプタを格納しておき、ＤＭＡＣにより受信デ
ータの転送中にコマンドチューニングが発生ずると、チ
ューニングにより獲得した受信ハソファの先頭アドレス
を変動値により変動させることによりメモリの使用効率
をあげるものである。

［作用］ ＤＭＡコマンドを実行するためにメモリ１２に備えられ
たディスクリプタ１３内には、従来と同様に次に実行す
るディスクリプタ１３の先頭アドレス（ネクスト・ディ
スクリプタ・アドレス：ＮＤＡで表示）１３１や受信バ
ッファ１４の先頭アドレスを表すメモリアドレスディス
クリプタ　（ＭＡＤで表示）１３２などと共に本発明に
より変動値の格納部１３３が設けられている。この変動
値としては、第１図の受信バッファ１４に示すように通
常は付加情報を格納するための領域の長さｌを使用する
。

図示されないフレーム受信回路において、データを受信
すると最初のディスクリプタ１３のメモリアドレスディ
スクリプタ１３２がＤＭＡＣｌ０のメモリアドレスレジ
スタ１０１に転送され、変動値の格納部１３３の変動値
ｐが変動値レジスタ１０２に転送される。メモリアドレ
スレジスタ１０１の出力と変動値レジスタ１０２の出力
は変動手段１０３に入力する。

変動手段１０３はメモリアドレスレジスタ１０１の出力
から変動値レジスタ１０２の値を減算器１０４で減算し
た出力とメモリアドレスレジスタ１０１の出力との２つ
の出力を切替器１０５に入力し、その一方をアドレスバ
ス１１に出力する。

切替器１０５はコマンドチューニングが実行されたこと
を表すチューニング指示信号により減算器１０４の出力
を選択し、チエツク指示信号が入力されない時（フレー
ム信号の先頭データが格納される受信部ソファへの転送
の場合）はメモリアドレスレジスタの出力を選択する。

従って、フレーム信号が受信されたデータは最初に受信
バッファ１４に転送され、その先頭アドレスはメモリア
ドレスレジスタ１０１の出力によりアドレスされ、最初
の受信バッファ１４の斜線が施された領域に順次転送さ
れる。

受信部ソファ１４のこのデータ格納領域全部に転送デー
タが格納されると、このコマンドが終了する。引き続い
て受信されたデータはコマンドチューニングによりディ
スクリプタ１３内のＮＤＡ１３１によりアドレスが指示
された次のディスクリプタ１３によりコマンドが実行さ
れる。すなわち、次のディスクリプタ１３のメモリアド
レスディスクリプタ１３２．変動値の格納部１３３の変
動値ａがＤＭＡＣに転送され、メモリアドレスレジスタ
１．０１と変動値レジスタ１０２にセントされ、それぞ
れの出力は変動手段１０３に人力する。

この場合はコマンドチューニングが実行されているので
、変動手段１０３の切替器１０５はチエツク指示信号に
より減算器１０４の出力を選択してアドレスバスに出力
する。

従って、このチューニングによるデータの転送先は受信
バッファ１４のメモリアドレスレジスタが指示した先頭
アドレスよりもβの長さだけさかのぼった位置（負方向
にβたけ戻った位置）となり、第１図の２番目の受信バ
ッファ１４の斜線で示すように受信バッファの付加情報
用に備えられた領域を含めた全体に転送データが格納さ
れる。

この後、さらに同一フレームのデータが受信される場合
は、同様にして次々とコマンドチューニングが行われ、
図示されない他の受信バッファに受信バッファ１４と同
しように全体の領域にデータが格納される。

［実施例］ 第２図は実施例構成図である。

第２図において、２０はフレーム受信部、２１はＤＭＡ
Ｃ１２２ばＣＰＵ、２３はメモリ、２４はシステムハス
を表す。

本実施例の構成において、メモリ２３内の第１ディスク
リプタ２３０．第２デイスクリブタ２３２等には第４図
に示す従来例と同様に、ＮＤＡ（ネクストディスクリプ
タアドレス）　　ＭＡＤ（メモリアドレスディスクリプ
タ）、ＢＬＤ（バッファレングスディスクリプタ）、Ｃ
ＭＤ（コマンドディスクリプタ）、ＣＣＤ（キャラクタ
カウントディスクリプタ）が格納されると共に本発明に
よる変動値ディスクリプタが設けられている。

また、ＤＭＡＣ２１には従来例と同様のＭＡＲ（メモリ
アドレスレジスタ）２１１．８ＬＲ（バッファレングス
レジスタ’）２１２．ＣＣＲ（キャラクタカウンタレジ
スタ）２１３およびＤＡＲ（ディスクリプタアドレスレ
ジスタ）２Ｉ５と共に、本発明による変動値レジスタ２
１４及びＭＡＲ２１１のアドレス値から変動値レジスタ
２１４の値（＋２）を減算する減算器２１６とセレクタ
２１７が設けられ、セレクタ２１７はチューニング実行
時のチューニング指示信号が入力されると、減算器２１
６の出力をシステムハス２４内のアドレスバスに出力し
、それ以外ではＭＡＲ２１１の出力を選択してアドレス
バスに出力する。

実施例の構成による動作を説明すると、回線から入力さ
れるＨ　Ｄ　Ｌ　Ｃフレームがフレーム受信部２０に人
力すると、レシーバ２０３においてデータを受信し、オ
クテツト（８ヒノｔ□）毎にＰＩＦ０（ファース１−イ
ン・ファーストアウト型メモリ）に入力する。一方、フ
レーム受信部２０には、従来のＨＤ　Ｌ　Ｃフレーム受
信部と同様にフラグ・アボート・アイドル検出部２０１
、ＦＣＳチエツク部２０２が設けられ、フラグ・アボー
ト・アイドル検出部２０１は受信されたフレームのフラ
グの検出や、送信側から送られるアホ−１−（放棄）や
アイドル（休止）を表すパターンを検出し、その出力に
より制御が行われる。また、ＦＣＳチエツク部２０２は
受信されるデータについでＣＲＣ（ザイクリソク・リダ
ンダンシイ・チエツク）の演算を行ってフレームの後端
に付加されている誤り検出コードを用いて受信データの
誤りを検出している。

フレームの受信が開始されると、ＦＩＦＯ２０４にデー
タが格納されると、ＦＩＦＯ２０４から転送要求を表す
出力が発生し、ＤＭＡＣ２１に対しＤＭＡ要求を発生す
る。ＤＭＡＣ２１はそのＤＭＡ要求を受は取ると、ハス
の占有をＣＰＵ２２に対し要求して、ハスを占有すると
、ＤＡＲ２１５により指示されたメモリ２３の第１デイ
スクリブタ２３０からＭ、　Ａ　ＤとＢＬＤ（バッファ
レングスディスクリプタ）および変動（ｌ！（β）の各
データを取り出してレジスタＭＡＲ２１１、ＢＬＲ２１
２および変動値レジスタ２１４に転送する。この時、Ｄ
ＭＡＣ２１のセレクタ２１７は受信フレームのデータを
最初の受信バッファに転送するので、チューニング指示
が出されてないためアドレスバスにはＭＡＲ２１１のア
ドレスをそのまま出力する。こうして、受信バッファ２
３１にフレム受信部２０のＦＩＦＯ２０４に格納された
データが順次転送されて、格納可能な領域全部にブタが
格納されるとそのコマンドが終了し、引き３売き受信さ
れるデータを転送するためにコマントチエーニングが実
行され、次の第２デイスクリブタ２３２から最初の場合
と同様に各ディス゛クリブタデータＭＡＤ、ＢＬＤ・・
と共に変動値がｌ）　Ｍ　ＡＣに転送される。

ＤＭＡＣ２１ではこの時、セレクタ２１７にチューニン
グ指示信号が入力されるので、減算器２１６の出力を選
択してシステムパス２４内のアドレスバスに出力される
。したがって、チューニングによりＤＭＡ転送が開始さ
れると受信バッファ２３３の本来の先頭アドレスより変
動値βだけ戻ったアドレス位置から順次受信データが格
納される。

第３図は本発明による受信データの転送動作例である。

この場合、ディスクリプタ１により受信バッファ■の斜
線部へのデータ転送が行われ、続いてチューニングによ
りディスクリプタ２により受信バッファ■の斜線部に示
す領域にデータが転送される。さらにチューニングが実
行され、ディスクリプタ３により受信バッファ■の斜線
部に示す領域にデータが転送されてフレームが終了した
ものである。この場合、次に新たなフレームを受信する
と、ディスクリプタ３のＮＤＡにより指示されたディス
クリプタ４のＭＡＤ　（メモリアドレスディスクリプタ
）により指示される本来の先頭アドレスから受信データ
が格納される。

［発明の効果］ 本発明によれば、コマンドチューニングにおいて受信バ
ッファの領域全体を受信データの格納に使用することが
できるのでメモリの使用効率を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例構成図、
第３図は本発明による受信データの転送動作例を示す図
、第４図は従来例の構成図である。 第１図中、 １０　：　ＤＭＡＣ １１ニアトレスハス ］２：メモリ １３：ディスクリプタ １４：受信バッファ 特許出願人　　　富士通株式会社（外１名）複代理人弁
理士　　穂坂　和雄

Claims (1)

1. 【特許請求の範囲】 受信データを格納する受信バッファ（１４）の先頭アド
   レスを指示するメモリアドレスディスクリプタ（１３２
   ）と次に実行するディスクリプタの先頭アドレスを指示
   するディスクリプタ（１３１）を含むディスクリプタ（
   １３）を複数個チューニングし、ハードウェア自律でチ
   ューニングされたコマンドを実行して受信データを受信
   バッファにＤＭＡ転送するデータ受信方式において、 ディスクリプタ（１３）中に受信バッファ先頭アドレス
   の変動値の格納部（１３３）を設け、 チューニング実行時にＤＭＡＣ（１０）に設けた変動手
   段（１０３）により前記ディスクリプタ（１３）から得
   られた受信バッファ先頭アドレスを前記変動値だけ変動
   させたアドレスを出力することを特徴とするデータ受信
   方式。