JPH0224407B2 - - Google Patents
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- Publication number
- JPH0224407B2 JPH0224407B2 JP15502482A JP15502482A JPH0224407B2 JP H0224407 B2 JPH0224407 B2 JP H0224407B2 JP 15502482 A JP15502482 A JP 15502482A JP 15502482 A JP15502482 A JP 15502482A JP H0224407 B2 JPH0224407 B2 JP H0224407B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pass
- delay
- circuits
- ideal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、アナログ遅延回路に関する。
（従来技術）
従来から用いられているアナログ遅延回路とし
ては、電荷結合素子即ちCCD（charge coupled、
devices）を利用するもの、コイル及びコンデン
サで実現するLC回路或は抵抗、コンデンサ及び
オペアンプで構成するRCアクテイブ回路などが
ある。
ては、電荷結合素子即ちCCD（charge coupled、
devices）を利用するもの、コイル及びコンデン
サで実現するLC回路或は抵抗、コンデンサ及び
オペアンプで構成するRCアクテイブ回路などが
ある。
しかしながらCCDは、折返し歪除去用にかな
り複雑な前置フイルタが必要となる等、純アナロ
グ回路とは言い難く、オンチツプ化しても入力信
号の電荷パケツトへの変換および出力信号を低イ
ンピーダンス電圧源信号に変換するための周辺回
路がオフチツプとなる等の欠点を有する。又、
LC回路は、Ｌ自身のオンチツプ化等小形、低価
格化を望むことがむずかしい。もつともＬをＲ、
Ｃおよびオペアンプによつてシミユレートし、Ｒ
をスイツトキヤパシタ回路にて構成すること等に
よりオンチツプ化は可能となつている。しかし
LC回路から置換した場合をも含めてRC回路によ
る遅延回路としては第３図に示す如き低域通過型
CR回路（遅相回路）を使用するのが一般的であ
つた。
り複雑な前置フイルタが必要となる等、純アナロ
グ回路とは言い難く、オンチツプ化しても入力信
号の電荷パケツトへの変換および出力信号を低イ
ンピーダンス電圧源信号に変換するための周辺回
路がオフチツプとなる等の欠点を有する。又、
LC回路は、Ｌ自身のオンチツプ化等小形、低価
格化を望むことがむずかしい。もつともＬをＲ、
Ｃおよびオペアンプによつてシミユレートし、Ｒ
をスイツトキヤパシタ回路にて構成すること等に
よりオンチツプ化は可能となつている。しかし
LC回路から置換した場合をも含めてRC回路によ
る遅延回路としては第３図に示す如き低域通過型
CR回路（遅相回路）を使用するのが一般的であ
つた。
斯る遅延回路の伝送特性は前記CR回路の時定
数をτ＝CR、角周波数をω、位相角をθとする
とその伝達関数Ｆ（ωτ）は、 Ｆ（ωτ）＝Ａ（ωτ）exp｛−jθ（ωτ）｝ ……(1) （但しＡは振幅、θは位相角） と表現することができ、このとき振幅特性Ｇ
（ωτ）は、 Ｇ（ωτ）＝20log10A（ωτ）〔dB〕 ……(2) 理想遅延回路の特性からのずれの度合いを示す
位相角誤差特性δ（ωτ）は、 δ（ωτ）＝｛１−θ（ωτ）／ωτ｝×100〔％〕…
…(3) で与えられる。
数をτ＝CR、角周波数をω、位相角をθとする
とその伝達関数Ｆ（ωτ）は、 Ｆ（ωτ）＝Ａ（ωτ）exp｛−jθ（ωτ）｝ ……(1) （但しＡは振幅、θは位相角） と表現することができ、このとき振幅特性Ｇ
（ωτ）は、 Ｇ（ωτ）＝20log10A（ωτ）〔dB〕 ……(2) 理想遅延回路の特性からのずれの度合いを示す
位相角誤差特性δ（ωτ）は、 δ（ωτ）＝｛１−θ（ωτ）／ωτ｝×100〔％〕…
…(3) で与えられる。
而して前記振幅特性Ｇ（ωτ）及び位相角誤差特
性δ（ωτ）は第４図ａ及びｂに夫々曲線Ａによつ
て示される如く理想遅延回路の特性に比べ位相角
ωτが増大するに従い遅延量が不足し、ωτが
0.2rad程度で大幅にずれてしまうことが判る。
性δ（ωτ）は第４図ａ及びｂに夫々曲線Ａによつ
て示される如く理想遅延回路の特性に比べ位相角
ωτが増大するに従い遅延量が不足し、ωτが
0.2rad程度で大幅にずれてしまうことが判る。
このことは前記第３図に示す如き低域通過型
CR回路を多段縦続接続して所望の遅延量を得ん
とする場合、使用周波数帯域が極めて狭くなり実
用上非常に問題となつていた。
CR回路を多段縦続接続して所望の遅延量を得ん
とする場合、使用周波数帯域が極めて狭くなり実
用上非常に問題となつていた。
（発明の目的）
本発明は上述の如き従来の遅延回路の欠点を解
決し、極めて理想遅延特性に近似せしめた遅延回
路を提供することを目的とする。
決し、極めて理想遅延特性に近似せしめた遅延回
路を提供することを目的とする。
（発明の概要）
上述の目的を達成する為、本発明に於いては以
下の如き構成をとる。
下の如き構成をとる。
即ち、複数の高域通過型CR回路と係数乗算回
路とを組み合せて該各回路入力及び出力端からの
必要複数信号を加減算回路によつて合成し理想特
性に近似した遅延特性を得るよう構成する。
路とを組み合せて該各回路入力及び出力端からの
必要複数信号を加減算回路によつて合成し理想特
性に近似した遅延特性を得るよう構成する。
（実施例）
以下本発明を図示した実施例に基づいて詳細に
説明する。
説明する。
第１図は本発明に係かる遅延回路の一実施例を
示す回路図である。
示す回路図である。
珍図に於いて１−１，１−２，１−３，……，
１−ｎは高域通過型CR回路（進相回路）であつ
て、これをｎ段直列に接続した各段間に順次1/2、
1/3、……、１／ｎの係数をもつた係数乗算回路
２−１，２−２，……，２−ｍ（但しｍ＝ｎ−１）
を挿入し、前記ｎ段の高域通過型CR回路各段の
出力と１段目の高域通過型CR回路への入力とを
加減算回路３によつて合成するよう構成したもの
である。
１−ｎは高域通過型CR回路（進相回路）であつ
て、これをｎ段直列に接続した各段間に順次1/2、
1/3、……、１／ｎの係数をもつた係数乗算回路
２−１，２−２，……，２−ｍ（但しｍ＝ｎ−１）
を挿入し、前記ｎ段の高域通過型CR回路各段の
出力と１段目の高域通過型CR回路への入力とを
加減算回路３によつて合成するよう構成したもの
である。
今、前記高域通過型CR回路１−１，１−２，
１−３，……，１−ｎすべてを同じ時定数τとし
た場合夫々の伝達関数ｇは ｇ＝jωτ／（１＋jωτ） ……(4) で表わされ、この式を変形すれば jωτ＝ｇ／（１−ｇ） ……(5) が得られる。
１−３，……，１−ｎすべてを同じ時定数τとし
た場合夫々の伝達関数ｇは ｇ＝jωτ／（１＋jωτ） ……(4) で表わされ、この式を変形すれば jωτ＝ｇ／（１−ｇ） ……(5) が得られる。
一方、定遅延回路の理想伝達関数は周知の如く
exp（−jωτ）
にて表わされることからこの式と前記(5)式より
exp（−jωτ）＝exp｛−ｇ／（１−ｇ）｝ ……(6)
の関係式が成り立ちこれを展開すれば
exp｛−ｇ／（１−ｇ）｝＝１−ｇ−g2
／２−g3／６＋……＋gn／ｎ！（又は−gn／ｎ！）……
(7) となる。
／２−g3／６＋……＋gn／ｎ！（又は−gn／ｎ！）……
(7) となる。
一方、前記第１図に示した回路の加減算回路３
に入力する各信号値を算出すれば、まず１段目の
高域通過型CR回路１−１への入力信号0が１の
場合１段目の高域通過型CR回路１−１の出力信
号1はｇ、２段目の高域通過型CR回路１−２の
出力信号2はg2／２、３段目の高域通過型CR回路１ −３の出力信号3はg3／６、……、ｎ段目の高域通 過型CR回路１−ｎの出力信号nはgn／ｎ！と表わさ れる。
に入力する各信号値を算出すれば、まず１段目の
高域通過型CR回路１−１への入力信号0が１の
場合１段目の高域通過型CR回路１−１の出力信
号1はｇ、２段目の高域通過型CR回路１−２の
出力信号2はg2／２、３段目の高域通過型CR回路１ −３の出力信号3はg3／６、……、ｎ段目の高域通 過型CR回路１−ｎの出力信号nはgn／ｎ！と表わさ れる。
そこでこれらの各出力信号1、2、3、……、
n及び入力信号0を前記加減算回路によつて前記
(7)式各項の符号に応じて加算、或は減算する如く
合成すれば理想遅延特性を得るに必要な信号を導
出することができる。尚、この場合高域通過型
CR回路段数ｎを増加すればより理想特性に近似
しうること容易に理解できよう。
n及び入力信号0を前記加減算回路によつて前記
(7)式各項の符号に応じて加算、或は減算する如く
合成すれば理想遅延特性を得るに必要な信号を導
出することができる。尚、この場合高域通過型
CR回路段数ｎを増加すればより理想特性に近似
しうること容易に理解できよう。
第２図は本発明の具体的な他の実施例を示す回
路図であつて、高域通過型CR回路を３段用いた
場合を示す。
路図であつて、高域通過型CR回路を３段用いた
場合を示す。
この実施例に於いては前記第１図にならつて３
段の高域通過型CR回路４，５，６とこれらの段
間に挿入した1/2、1/3の係数をもつた係数乗算回
路７，８とをすべて直列に接続するとともに各段
に於いて１段目の高域通過型CR回路への入力信
号及び出力信号、２段目の高域通過型CR回路の
出力信号、３段目の高域通過型CR回路の出力信
号以上４つの各信号を加減算回路９によつて合成
する。
段の高域通過型CR回路４，５，６とこれらの段
間に挿入した1/2、1/3の係数をもつた係数乗算回
路７，８とをすべて直列に接続するとともに各段
に於いて１段目の高域通過型CR回路への入力信
号及び出力信号、２段目の高域通過型CR回路の
出力信号、３段目の高域通過型CR回路の出力信
号以上４つの各信号を加減算回路９によつて合成
する。
このとき前記(7)式に対応して前記加減算回路９
に於いては前記１段目の高域通過型CR回路への
入力信号から前記各高域通過型CR回路の出力信
号を減算するように設定する。
に於いては前記１段目の高域通過型CR回路への
入力信号から前記各高域通過型CR回路の出力信
号を減算するように設定する。
このように構成した回路の伝達関数を求めれ
ば、 １−ｇ−g2／２−g3／６≒exp（−jωτ） となつて理想特性にほゞ近似した信号を導出する
ことができる。
ば、 １−ｇ−g2／２−g3／６≒exp（−jωτ） となつて理想特性にほゞ近似した信号を導出する
ことができる。
斯くの如く構成する遅延回路の振幅特性Ｇ
（ωτ）及び位相角誤差特性δ（ωτ）を上述した要
領で求めると第４図ａ及びｂの曲線Ｂの如くな
る。
（ωτ）及び位相角誤差特性δ（ωτ）を上述した要
領で求めると第４図ａ及びｂの曲線Ｂの如くな
る。
ここで同図ｂに於ける低域通過型CR回路単独
の遅延回路と本発明に係る遅延回路との位相角誤
差特性曲線夫々Ａ及びＢを比較するに本発明に係
る回路は前記低域通過型CR回路の時定数を1/10
としたものをバツフアを介して10段縦続接続した
回路よりも更に良好な伝送特性を示すのみならず
回路を構成する素子数に於いて約1/3程度ですむ
ことが理解されよう。
の遅延回路と本発明に係る遅延回路との位相角誤
差特性曲線夫々Ａ及びＢを比較するに本発明に係
る回路は前記低域通過型CR回路の時定数を1/10
としたものをバツフアを介して10段縦続接続した
回路よりも更に良好な伝送特性を示すのみならず
回路を構成する素子数に於いて約1/3程度ですむ
ことが理解されよう。
このことは少数の回路素子によつて極めて高精
度の遅延特性が得られることを示すものである。
度の遅延特性が得られることを示すものである。
尚、前記係数乗算回路７，８及び加算減回路９
にはいずれもバツフア機能を与える必要があるこ
とはいうまでもない。
にはいずれもバツフア機能を与える必要があるこ
とはいうまでもない。
このように本発明は複数段の高域通過型CR回
路及び係数乗算回路を組み合せた回路の各段から
必要な複数信号を加減算回路によつて加算、或は
減算し理想伝達特性を得るようにしたものであ
る。
路及び係数乗算回路を組み合せた回路の各段から
必要な複数信号を加減算回路によつて加算、或は
減算し理想伝達特性を得るようにしたものであ
る。
尚、本発明は複数段の高域通過型CR回路と係
数乗算回路の組み合せ順序は上述した如き必要な
信号即ち、前記(7)式の各項に値する信号が取り出
せればどのような順序でもかまわないことは自明
である。
数乗算回路の組み合せ順序は上述した如き必要な
信号即ち、前記(7)式の各項に値する信号が取り出
せればどのような順序でもかまわないことは自明
である。
更に本発明に係る遅延回路に於いては使用する
Ｃ及びＲの値は同一でありMOS・IC化する場合
に好都合である。しかも抵抗素子を全てスイツチ
トキヤパシタ回路に置換するならば他のキヤパシ
タ、オペアンプ等は全てMOS・IC化しうるので
回路全体をオンチツプ化しうるのみならずスイツ
チトキヤパシタ回路のアナログ・スイツチに加え
るクロツク周波数を選択することによつてその抵
抗値を可変することができ、遅延時間を可変とす
るうえで極めて有効である。
Ｃ及びＲの値は同一でありMOS・IC化する場合
に好都合である。しかも抵抗素子を全てスイツチ
トキヤパシタ回路に置換するならば他のキヤパシ
タ、オペアンプ等は全てMOS・IC化しうるので
回路全体をオンチツプ化しうるのみならずスイツ
チトキヤパシタ回路のアナログ・スイツチに加え
るクロツク周波数を選択することによつてその抵
抗値を可変することができ、遅延時間を可変とす
るうえで極めて有効である。
（発明の効果）
本発明は以下説明した如く構成するので使用周
波数帯域幅が広くしかも所望の遅延特性を極めて
高精度に得ることのできるアナログ遅延回路を少
数の回路素子によつて極めて小型かつ安価に実現
しうるからアナログ信号を処理する伝送回路等に
適用する上で著しく効果を発揮する。
波数帯域幅が広くしかも所望の遅延特性を極めて
高精度に得ることのできるアナログ遅延回路を少
数の回路素子によつて極めて小型かつ安価に実現
しうるからアナログ信号を処理する伝送回路等に
適用する上で著しく効果を発揮する。
第１図は本発明の遅延回路の一実施例を示す回
路図、第２図は本発明の具体的な他の実施例を示
す回路図、第３図は従来の遅延回路構成要素たる
低域通過型CR回路の回路図、第４図ａ及びｂは
夫々遅延回路の振幅特性及び位相誤差特性につい
て従来の低域通過型CR回路の特性（曲線Ａ）と
本発明の遅延回路の特性（曲線Ｂ）を示す図であ
る。 １−１，１−２，１−３，……，１−ｎ，４，
５，６……高域通過型CR回路、２−１，２−２，
……，２−ｍ，７，８……係数乗算回路、３，９
……加減算回路。
路図、第２図は本発明の具体的な他の実施例を示
す回路図、第３図は従来の遅延回路構成要素たる
低域通過型CR回路の回路図、第４図ａ及びｂは
夫々遅延回路の振幅特性及び位相誤差特性につい
て従来の低域通過型CR回路の特性（曲線Ａ）と
本発明の遅延回路の特性（曲線Ｂ）を示す図であ
る。 １−１，１−２，１−３，……，１−ｎ，４，
５，６……高域通過型CR回路、２−１，２−２，
……，２−ｍ，７，８……係数乗算回路、３，９
……加減算回路。
Claims (1)
- 【特許請求の範囲】 １ 複数段の高域通過型CR回路の所要段間に係
数乗算回路を配置し前記１段目のCR回路に対す
る入力信号及び前記各CR回路或は前記係数乗算
回路からの出力信号を加減算回路に供給すると共
に、該加減算回路によつて前記信号の合成信号を
導出するよう構成したことを特徴とする高域通過
型CR回路にて構成した遅延回路。 ２ 理想遅延回路及び前記高域通過型CR回路の
時定数を共にτとした場合の前記理想遅延回路の
伝達関数exp（−jωτ）を前記高域通過型CR回路
の伝達関数ｇを用いて、 exp（−jωτ）＝exp｛−ｇ／（１−ｇ）｝ ＝１−ｇ−g2／２−g3／６＋……＋gn／ｎ！（又は−
gn／ｎ！） （但しｎは高域通過型CR回路の段数）と表わす
ときこの式を基に各項を前記高域通過型CR回路
と前記係数乗算回路との組み合せによつて成生し
これを前記加減算回路によつて、前式各項の符号
に対応して加算、或は減算する如く合成すること
によつて前記式にて表わした理想伝達関数に近似
した信号を得るよう構成したことを特徴とする高
域通過型CR回路にて構成した遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15502482A JPS5944115A (ja) | 1982-09-06 | 1982-09-06 | 高域通過型ｃｒ回路にて構成した遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15502482A JPS5944115A (ja) | 1982-09-06 | 1982-09-06 | 高域通過型ｃｒ回路にて構成した遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5944115A JPS5944115A (ja) | 1984-03-12 |
| JPH0224407B2 true JPH0224407B2 (ja) | 1990-05-29 |
Family
ID=15596999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15502482A Granted JPS5944115A (ja) | 1982-09-06 | 1982-09-06 | 高域通過型ｃｒ回路にて構成した遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944115A (ja) |
-
1982
- 1982-09-06 JP JP15502482A patent/JPS5944115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5944115A (ja) | 1984-03-12 |
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