JPH04334111A - ディジタル・パラメトリック・イコライザ回路 - Google Patents
ディジタル・パラメトリック・イコライザ回路Info
- Publication number
- JPH04334111A JPH04334111A JP3104371A JP10437191A JPH04334111A JP H04334111 A JPH04334111 A JP H04334111A JP 3104371 A JP3104371 A JP 3104371A JP 10437191 A JP10437191 A JP 10437191A JP H04334111 A JPH04334111 A JP H04334111A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- input
- adder
- output
- delay device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、音響効果，音質調整等
に使用するイコライザ装置に関するものである。
に使用するイコライザ装置に関するものである。
【０００２】
【従来の技術】図３は従来のディジタル・イコライザ回
路の構成を示している。図３において、４１は入力端子
、４２，４８，４９，５２，５３は乗算器、４３は加算
器、４５は出力端子、４６，４７，５０，５１は遅延器
であって、入力端子４１は並列に遅延器４６と乗算器４
２に入力されている。遅延器４６では１サンプリング周
期分の遅延を行っている。乗算器４２では系数ｂ０との
乗算が行われる。乗算器４２の出力は加算器４３の一つ
の入力に接続されている。加算器４３の出力は並列に出
力端子４５と遅延器４７に接続されている。遅延器４７
出力は乗算器４９と遅延器５１に並列に接続されている
。乗算器４９では系数ａ１との乗算が行われる。乗算器
４９の出力は加算器４３の一つの入力に接続されている
。遅延器５１出力は乗算器５３に接続されている。乗算
器５３では系数ａ２との乗算が行われる。乗算器５３の
出力は加算器４３の一つの入力に接続されている。遅延
器４６出力は乗算器４８と遅延器５０に並列に接続され
ている。乗算器４８では系数ｂ１との乗算が行われる。 乗算器４８の出力は加算器４３の一つの入力に接続され
ている。遅延器５０出力は乗算器５２に接続されている
。乗算器５２では系数ｂ２との乗算が行われる。乗算器
５２の出力は加算器４３の一つの入力に接続されている
。
路の構成を示している。図３において、４１は入力端子
、４２，４８，４９，５２，５３は乗算器、４３は加算
器、４５は出力端子、４６，４７，５０，５１は遅延器
であって、入力端子４１は並列に遅延器４６と乗算器４
２に入力されている。遅延器４６では１サンプリング周
期分の遅延を行っている。乗算器４２では系数ｂ０との
乗算が行われる。乗算器４２の出力は加算器４３の一つ
の入力に接続されている。加算器４３の出力は並列に出
力端子４５と遅延器４７に接続されている。遅延器４７
出力は乗算器４９と遅延器５１に並列に接続されている
。乗算器４９では系数ａ１との乗算が行われる。乗算器
４９の出力は加算器４３の一つの入力に接続されている
。遅延器５１出力は乗算器５３に接続されている。乗算
器５３では系数ａ２との乗算が行われる。乗算器５３の
出力は加算器４３の一つの入力に接続されている。遅延
器４６出力は乗算器４８と遅延器５０に並列に接続され
ている。乗算器４８では系数ｂ１との乗算が行われる。 乗算器４８の出力は加算器４３の一つの入力に接続され
ている。遅延器５０出力は乗算器５２に接続されている
。乗算器５２では系数ｂ２との乗算が行われる。乗算器
５２の出力は加算器４３の一つの入力に接続されている
。
【０００３】次に上記従来例の動作について説明する。
図３の構成によれば数１の式で示される伝達関数が得ら
れる。一方アナログ２次フィルタの伝達関数の一般式は
数２の式で示され、アナログの各種フィルタが構成可能
であり、これを数３の式に示す双１次変換式により置換
を行うことによりアナログで構成可能なシェルビング・
ハイ、シェルビング・ロー、ピーキング等の各種フィル
タの構成がディジタル信号処理により構成可能である。
れる。一方アナログ２次フィルタの伝達関数の一般式は
数２の式で示され、アナログの各種フィルタが構成可能
であり、これを数３の式に示す双１次変換式により置換
を行うことによりアナログで構成可能なシェルビング・
ハイ、シェルビング・ロー、ピーキング等の各種フィル
タの構成がディジタル信号処理により構成可能である。
【０００４】
【数１】
【０００５】
【数２】
【０００６】
【数３】
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の信号等価器では、双一次変換する際に各乗算器の系
数が求まるが、この系数はフィルタの型、周波数の各特
性に一意的に決定されるため、図４に示すような上下対
称なフィルタを構成する場合でも、それぞれに系数を与
える必要があるという問題があった。本発明はこのよう
な従来の問題を解決するものであり、系数の量を上下対
称フィルタを構成する場合、約半分に削減できるイコラ
イザ回路を提供することを目的とするものである。
来の信号等価器では、双一次変換する際に各乗算器の系
数が求まるが、この系数はフィルタの型、周波数の各特
性に一意的に決定されるため、図４に示すような上下対
称なフィルタを構成する場合でも、それぞれに系数を与
える必要があるという問題があった。本発明はこのよう
な従来の問題を解決するものであり、系数の量を上下対
称フィルタを構成する場合、約半分に削減できるイコラ
イザ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、第１の方法としては、縦続接続された入力
端子と乗算器と加算器と乗算器と出力端子を備え、入力
端子から並列に取り出した信号を、複数の縦続接続され
た遅延器を介してそれぞれの乗算器の入力に接続し、そ
の出力を前記加算器に入力し、出力端子から並列に取り
出した信号を、複数の縦続接続された遅延器を介してそ
れぞれの乗算器に入力し、その出力を更に前記加算器に
入力するようにしたものである。そして、第２の方法と
しては、縦続接続された入力端子と加算器と２つの乗算
器と加算器と出力端子を備え、前記２つの乗算器の中点
から並列に取り出した信号を、複数の縦続接続された遅
延器を介して複数の乗算器に入力し、その出力を前記加
算器にそれぞれ入力するようにしたものである。
するために、第１の方法としては、縦続接続された入力
端子と乗算器と加算器と乗算器と出力端子を備え、入力
端子から並列に取り出した信号を、複数の縦続接続され
た遅延器を介してそれぞれの乗算器の入力に接続し、そ
の出力を前記加算器に入力し、出力端子から並列に取り
出した信号を、複数の縦続接続された遅延器を介してそ
れぞれの乗算器に入力し、その出力を更に前記加算器に
入力するようにしたものである。そして、第２の方法と
しては、縦続接続された入力端子と加算器と２つの乗算
器と加算器と出力端子を備え、前記２つの乗算器の中点
から並列に取り出した信号を、複数の縦続接続された遅
延器を介して複数の乗算器に入力し、その出力を前記加
算器にそれぞれ入力するようにしたものである。
【０００９】
【作用】したがって本発明によれば、上記第１の方法の
構成をとった場合、伝達関数を分母・分子対称な形にな
るように構成できるため、系数の量を上下対称フィルタ
を構成する場合、約半分に削減できるという効果を有す
る。また、上記第２の方法の構成をとった場合は、第１
の方法と同様に伝達関数を分母・分子対称な形になるよ
うに構成できるため、系数の量を上下対称フィルタを構
成する場合、約半分に削減できるという効果を有する。
構成をとった場合、伝達関数を分母・分子対称な形にな
るように構成できるため、系数の量を上下対称フィルタ
を構成する場合、約半分に削減できるという効果を有す
る。また、上記第２の方法の構成をとった場合は、第１
の方法と同様に伝達関数を分母・分子対称な形になるよ
うに構成できるため、系数の量を上下対称フィルタを構
成する場合、約半分に削減できるという効果を有する。
【００１０】
【実施例】図１は本発明の第１の実施例のディジタル・
イコライザ回路の構成を示すものである。図１において
、１は入力端子、２，４，８，９，１２，１３は乗算器
、３は加算器、５は出力端子、６，７，１０，１１は遅
延器であって、入力端子１から並列に遅延器６と乗算器
２に入力されている。遅延器６では１サンプリング周期
分の遅延を行っている。乗算器２では系数ｂ０との乗算
が行われる。乗算器２の出力は加算器３の一つの入力に
接続されている。加算器３の出力は乗算器４を経由した
後、並列に出力端子５と遅延器に接続されている。乗算
器４では系数ａ０との乗算が行われる。遅延器７の出力
は乗算器９と遅延器１１に並列に接続されている。乗算
器９では系数ａ１との乗算が行われる。乗算器９の出力
は加算器３の一つの入力に接続されている。遅延器１１
の出力は乗算器１３に接続されている。乗算器１３では
系数ａ２との乗算が行われる。乗算器１３の出力は加算
器３の一つの入力に接続されている。遅延器６の出力は
乗算器８と遅延器１０に並列に接続されている。乗算器
８では系数ｂ１との乗算が行われる。乗算器８の出力は
加算器３の一つの入力に接続されている。遅延器１０出
力は乗算器１２に接続されている。乗算器１２では系数
ｂ２との乗算が行われる。 乗算器１２の出力は加算器３の一つの入力に接続されて
いる。
イコライザ回路の構成を示すものである。図１において
、１は入力端子、２，４，８，９，１２，１３は乗算器
、３は加算器、５は出力端子、６，７，１０，１１は遅
延器であって、入力端子１から並列に遅延器６と乗算器
２に入力されている。遅延器６では１サンプリング周期
分の遅延を行っている。乗算器２では系数ｂ０との乗算
が行われる。乗算器２の出力は加算器３の一つの入力に
接続されている。加算器３の出力は乗算器４を経由した
後、並列に出力端子５と遅延器に接続されている。乗算
器４では系数ａ０との乗算が行われる。遅延器７の出力
は乗算器９と遅延器１１に並列に接続されている。乗算
器９では系数ａ１との乗算が行われる。乗算器９の出力
は加算器３の一つの入力に接続されている。遅延器１１
の出力は乗算器１３に接続されている。乗算器１３では
系数ａ２との乗算が行われる。乗算器１３の出力は加算
器３の一つの入力に接続されている。遅延器６の出力は
乗算器８と遅延器１０に並列に接続されている。乗算器
８では系数ｂ１との乗算が行われる。乗算器８の出力は
加算器３の一つの入力に接続されている。遅延器１０出
力は乗算器１２に接続されている。乗算器１２では系数
ｂ２との乗算が行われる。 乗算器１２の出力は加算器３の一つの入力に接続されて
いる。
【００１１】次に上記第１の実施例の動作について説明
する。図１の構成によれば数４の式に示す伝達関数が得
られる。
する。図１の構成によれば数４の式に示す伝達関数が得
られる。
【００１２】
【数４】
【００１３】一方アナログ２次フィルタ伝達関数の一般
式ではアナログの各種フィルタの構成が可能であり、こ
れを双１次変換式により置換を行うことによりアナログ
で構成可能なシェルビング・ハイ、シェルビング・ロー
、ピーキング等の各種フィルタの構成がディジタル信号
処理により構成可能である。なお、アナログ２次フィル
タの伝達関数の一般式および双１次変換式は従来例で説
明した如く数２の式および数３の式で示される。このよ
うに、上記第１の実施例によれば、次の数５の式、数６
の式、数７の式に示すような置換を行うことにより、伝
達関数を分母・分子対称な形になるように構成できるた
め、上下対称フィルタを構成する場合、片方の系数を保
有していれば、対称形フィルタの系数はａとｂを入れ換
えた後、数５の式、数６の式、数７の式のような比較的
簡単な演算を行って系数として図１に示す回路に与えれ
ば、系数の量を約半分に削減できる。
式ではアナログの各種フィルタの構成が可能であり、こ
れを双１次変換式により置換を行うことによりアナログ
で構成可能なシェルビング・ハイ、シェルビング・ロー
、ピーキング等の各種フィルタの構成がディジタル信号
処理により構成可能である。なお、アナログ２次フィル
タの伝達関数の一般式および双１次変換式は従来例で説
明した如く数２の式および数３の式で示される。このよ
うに、上記第１の実施例によれば、次の数５の式、数６
の式、数７の式に示すような置換を行うことにより、伝
達関数を分母・分子対称な形になるように構成できるた
め、上下対称フィルタを構成する場合、片方の系数を保
有していれば、対称形フィルタの系数はａとｂを入れ換
えた後、数５の式、数６の式、数７の式のような比較的
簡単な演算を行って系数として図１に示す回路に与えれ
ば、系数の量を約半分に削減できる。
【００１４】
【数５】
【００１５】
【数６】
【００１６】
【数７】
【００１７】図２は本発明の第２の実施例におけるディ
ジタル・イコライザ回路の構成を示すものである。図２
において、２１は入力端子、２２，２４，２８，２９，
３２，３３は乗算器、２３，３０は加算器、２５は出力
端子、２６，２７は遅延器であって、入力端子１は加算
器２３の一つの入力に接続されている。加算器２３の出
力は乗算器２４を経由した後、並列に遅延器２６と乗算
器２２に接続されている。遅延器２６では１サンプリン
グ周期分の遅延を行っている。乗算器２４では系数ａ０
との乗算が行われ、乗算器２２では系数ｂ０との乗算が
行われる。乗算器２２の出力は加算器３０の一つの入力
に接続されている。加算器３０の出力は出力端子２５に
接続されている。遅延器２６の出力は乗算器２９と乗算
器２８と遅延器２７に並列に接続されている。乗算器２
９では系数ａ１との乗算が行われ、乗算器２８では系数
ｂ１との乗算が行われる。遅延器２７の出力は乗算器３
３と乗算器３２に並列に接続されている。乗算器３３で
は系数ａ２との乗算が行われ、乗算器３２では系数ｂ２
との乗算が行われる。乗算器２９と乗算器３３の出力は
それぞれ加算器２３の入力に接続されている。乗算器２
８と乗算器３２の出力はそれぞれ加算器３０の入力に接
続されている。
ジタル・イコライザ回路の構成を示すものである。図２
において、２１は入力端子、２２，２４，２８，２９，
３２，３３は乗算器、２３，３０は加算器、２５は出力
端子、２６，２７は遅延器であって、入力端子１は加算
器２３の一つの入力に接続されている。加算器２３の出
力は乗算器２４を経由した後、並列に遅延器２６と乗算
器２２に接続されている。遅延器２６では１サンプリン
グ周期分の遅延を行っている。乗算器２４では系数ａ０
との乗算が行われ、乗算器２２では系数ｂ０との乗算が
行われる。乗算器２２の出力は加算器３０の一つの入力
に接続されている。加算器３０の出力は出力端子２５に
接続されている。遅延器２６の出力は乗算器２９と乗算
器２８と遅延器２７に並列に接続されている。乗算器２
９では系数ａ１との乗算が行われ、乗算器２８では系数
ｂ１との乗算が行われる。遅延器２７の出力は乗算器３
３と乗算器３２に並列に接続されている。乗算器３３で
は系数ａ２との乗算が行われ、乗算器３２では系数ｂ２
との乗算が行われる。乗算器２９と乗算器３３の出力は
それぞれ加算器２３の入力に接続されている。乗算器２
８と乗算器３２の出力はそれぞれ加算器３０の入力に接
続されている。
【００１８】次に上記第２の実施例の動作について説明
する。図２の構成によれば第１の実施例と同一の伝達関
数（数４の式）が得られる。一方アナログ２次フィルタ
の伝達関数の一般式ではアナログの各種フィルタが構成
可能であり、これを双１次変換式により置換を行うこと
によりアナログで構成可能なシェルビング・ハイ、シェ
ルビング・ロー、ピーキング等の各種フィルタの構成が
ディジタル信号処理により構成可能である。これらは第
１の実施例および従来例と同様である。このように、上
記第２の実施例によっても、数５の式、数６の式、数７
の式に示すような置換を行うことにより、伝達関数を分
母・分子対称な形になるように構成できるため、上下対
称フィルタを構成する場合、片方の系数を保有していれ
ば、対称形フィルタの系数はａとｂを入れ換えた後、数
５の式、数６の式、数７の式のような比較的簡易な演算
を行って系数として図２に示す回路に与えれば、系数の
量を約半分に削減できる。なお、第１および第２の実施
例の回路をピーキング・フィルタの型として多段接続し
てもよい。この場合は、系数削減の効果を大きくでき、
さらにオーディオの周波数特性を調整することができる
周波数等価器が構成できるという利点がある。
する。図２の構成によれば第１の実施例と同一の伝達関
数（数４の式）が得られる。一方アナログ２次フィルタ
の伝達関数の一般式ではアナログの各種フィルタが構成
可能であり、これを双１次変換式により置換を行うこと
によりアナログで構成可能なシェルビング・ハイ、シェ
ルビング・ロー、ピーキング等の各種フィルタの構成が
ディジタル信号処理により構成可能である。これらは第
１の実施例および従来例と同様である。このように、上
記第２の実施例によっても、数５の式、数６の式、数７
の式に示すような置換を行うことにより、伝達関数を分
母・分子対称な形になるように構成できるため、上下対
称フィルタを構成する場合、片方の系数を保有していれ
ば、対称形フィルタの系数はａとｂを入れ換えた後、数
５の式、数６の式、数７の式のような比較的簡易な演算
を行って系数として図２に示す回路に与えれば、系数の
量を約半分に削減できる。なお、第１および第２の実施
例の回路をピーキング・フィルタの型として多段接続し
てもよい。この場合は、系数削減の効果を大きくでき、
さらにオーディオの周波数特性を調整することができる
周波数等価器が構成できるという利点がある。
【００１９】
【発明の効果】本発明は上記第１および第２の実施例よ
り明らかなように、伝達関数を分母・分子対称な形にな
るように構成できるため、上下対称フィルタを構成する
場合、片方の系数を保有していれば、比較的簡易な演算
を行って系数としてイコライザ回路に与えるようにすれ
ば、系数の量を約半分に削減できるという効果を有す。
り明らかなように、伝達関数を分母・分子対称な形にな
るように構成できるため、上下対称フィルタを構成する
場合、片方の系数を保有していれば、比較的簡易な演算
を行って系数としてイコライザ回路に与えるようにすれ
ば、系数の量を約半分に削減できるという効果を有す。
【図１】本発明の第１の実施例におけるディジタル・イ
コライザ回路の概略ブロック図である。
コライザ回路の概略ブロック図である。
【図２】本発明の第２の実施例におけるディジタル・イ
コライザ回路の概略ブロック図である。
コライザ回路の概略ブロック図である。
【図３】従来のディジタル・イコライザ回路の概略ブロ
ック図である。
ック図である。
【図４】上下対称なフィルタの波形を示す図である。
１，２１，４１…入力端子、 ２，４，８，９，１２
，１３，２２，２４，２８，２９，３２，３３，４２，
４８，４９，５２，５３…乗算器、 ３，２３，３０
，４３…加算器、 ５，２５，４５…出力端子、
６，７，１０，１１，２６，２７，４６，４７，５０，
５１…遅延器。
，１３，２２，２４，２８，２９，３２，３３，４２，
４８，４９，５２，５３…乗算器、 ３，２３，３０
，４３…加算器、 ５，２５，４５…出力端子、
６，７，１０，１１，２６，２７，４６，４７，５０，
５１…遅延器。
Claims (2)
- 【請求項１】 縦続接続された入力端子と乗算器と加
算器と乗算器と出力端子を備え、前記入力端子から並列
に取り出した信号を、複数の縦続接続された遅延器を介
してそれぞれ乗算器の入力に接続し、その出力を前記加
算器に入力し、出力端子から並列に取り出した信号を、
複数の縦続接続された遅延器を介してそれぞれ乗算器の
入力に接続し、その出力を前記加算器に入力するように
したことを特徴とするディジタル・パラメトリック・イ
コライザ回路。 - 【請求項２】 縦続接続された入力端子と加算器と２
つの乗算器と加算器と出力端子を備え、前記２つの乗算
器の中点から並列に取り出した信号を、複数の縦続接続
された遅延器を介して複数の乗算器に入力し、その出力
を前記加算器にそれぞれ入力するようにしたことを特徴
とするディジタル・パラメトリック・イコライザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104371A JPH04334111A (ja) | 1991-05-09 | 1991-05-09 | ディジタル・パラメトリック・イコライザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3104371A JPH04334111A (ja) | 1991-05-09 | 1991-05-09 | ディジタル・パラメトリック・イコライザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334111A true JPH04334111A (ja) | 1992-11-20 |
Family
ID=14378937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3104371A Pending JPH04334111A (ja) | 1991-05-09 | 1991-05-09 | ディジタル・パラメトリック・イコライザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235303A (ja) * | 2011-04-28 | 2012-11-29 | Jvc Kenwood Corp | イコライザ、イコライザ調整方法、及びプログラム |
-
1991
- 1991-05-09 JP JP3104371A patent/JPH04334111A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235303A (ja) * | 2011-04-28 | 2012-11-29 | Jvc Kenwood Corp | イコライザ、イコライザ調整方法、及びプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3160675B2 (ja) | サンプル・データ補間装置 | |
| JPS63303507A (ja) | フイルタバンク | |
| US5440503A (en) | Digital filtering circuit operable as a three-stage moving average filter | |
| JPH0828649B2 (ja) | ディジタルフィルタ | |
| US7330865B2 (en) | Digital filter and its designing method | |
| US7492848B2 (en) | Method and apparatus for efficient multi-stage FIR filters | |
| EP0559154A1 (en) | Digital filter | |
| KR20050013180A (ko) | 디지털 필터의 설계 방법, 디지털 필터 설계용 프로그램,디지털 필터 | |
| US5928314A (en) | Digital filter having a substantially equal number of negative and positive weighting factors | |
| JPH04334111A (ja) | ディジタル・パラメトリック・イコライザ回路 | |
| Kwan | A multi-output second-order digital filter structure for VLSI implementation | |
| JPH05327409A (ja) | レート変換方法及びその変換回路 | |
| EP2651033B1 (en) | Filter system | |
| JPH08162906A (ja) | ディジタル信号処理装置 | |
| CN101174819B (zh) | 无限脉冲响应滤波的理想均衡器及理想等化方法 | |
| JPS6145407B2 (ja) | ||
| JPS63103509A (ja) | デジタルフイルタ | |
| JP2590291B2 (ja) | 切換型ｉｉｒフィルタ | |
| JPS62155608A (ja) | オクタ−ブ多重フイルタ | |
| JP2904792B2 (ja) | １次元ディジタルフィルタ | |
| JPH08335850A (ja) | 簡易デジタルフィルタ | |
| JPS61172429A (ja) | 群遅延等化器 | |
| JPS6326119A (ja) | サンプリング周波数変換回路 | |
| JP2629705B2 (ja) | 音質調整装置 | |
| JPS6318368B2 (ja) |