JPH0620253B2 - カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路 - Google Patents
カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路Info
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- JPH0620253B2 JPH0620253B2 JP59196957A JP19695784A JPH0620253B2 JP H0620253 B2 JPH0620253 B2 JP H0620253B2 JP 59196957 A JP59196957 A JP 59196957A JP 19695784 A JP19695784 A JP 19695784A JP H0620253 B2 JPH0620253 B2 JP H0620253B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/20—Circuitry for controlling amplitude response
- H04N5/205—Circuitry for controlling amplitude response for correcting amplitude versus frequency characteristic
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- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/646—Circuits for processing colour signals for image enhancement, e.g. vertical detail restoration, cross-colour elimination, contour correction, chrominance trapping filters
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- Processing Of Color Television Signals (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は画像強調（ピーキング）を与えるためカラー
テレビジョン受像機のデジタル輝度チャンネル中で使用
されるデジタルフィルタ集積回路に関するものである。
テレビジョン受像機のデジタル輝度チャンネル中で使用
されるデジタルフィルタ集積回路に関するものである。
［発明の技術的背景］ この種のデジタルフィルタ回路は雑誌Fernseh-und Kino
technik，１９８１年、第319頁，第４図に示されてい
る。それは第１の縦続サブ回路網を備え、その第１のサ
ブ回路網は第１の遅延素子およびその第１の遅延素子の
入力信号および出力信号を加算する第１の加算器を備え
ている。第２の縦続サブ回路網は第２の遅延素子と、乗
算器と、合算器とを具備し、乗算器の一方の入力信号は
画像強調すなわちピーキング係数ｋを決定する係数の尺
度であり、合算器はデジタルフィルタの出力信号を出力
する。合算器の第１および第２の入力はそれぞれ第２の
遅延素子および乗算器の出力に接続されている。それら
各遅延素子によつて与えられる遅延はデジタルフィルタ
のクロック信号の周期の整数倍である。クロック信号周
波数は色副搬送波の周波数の４倍に等しい。このデジタ
ルフィルタの完全な回路網構造からフィルタはゼロ周波
数と異なって、すなわちピーキング係数に応じて入力信
号に重み付けをする結果が生じる。それ故、この係数を
変化させることによつて達成される異なった振幅特性は
異なったＤＣ成分を持つ。しかしながら、もしもこのデ
ジタルフィルタがカラーテレビジョン受像機のデジタル
輝度チャンネルで使用されるならばこの特性は補償され
なければならない。すなわち上述の従来の技術の装置は
上述のピーキング係数に応じた補償を行なう少なくとも
１個の別の乗算器を必要とする。この別の乗算器は上述
の文献の第４図には示されていないが、特性が一定のＤ
Ｃ成分を持つている第319頁の第５図の振幅特性から導
き出される。
technik，１９８１年、第319頁，第４図に示されてい
る。それは第１の縦続サブ回路網を備え、その第１のサ
ブ回路網は第１の遅延素子およびその第１の遅延素子の
入力信号および出力信号を加算する第１の加算器を備え
ている。第２の縦続サブ回路網は第２の遅延素子と、乗
算器と、合算器とを具備し、乗算器の一方の入力信号は
画像強調すなわちピーキング係数ｋを決定する係数の尺
度であり、合算器はデジタルフィルタの出力信号を出力
する。合算器の第１および第２の入力はそれぞれ第２の
遅延素子および乗算器の出力に接続されている。それら
各遅延素子によつて与えられる遅延はデジタルフィルタ
のクロック信号の周期の整数倍である。クロック信号周
波数は色副搬送波の周波数の４倍に等しい。このデジタ
ルフィルタの完全な回路網構造からフィルタはゼロ周波
数と異なって、すなわちピーキング係数に応じて入力信
号に重み付けをする結果が生じる。それ故、この係数を
変化させることによつて達成される異なった振幅特性は
異なったＤＣ成分を持つ。しかしながら、もしもこのデ
ジタルフィルタがカラーテレビジョン受像機のデジタル
輝度チャンネルで使用されるならばこの特性は補償され
なければならない。すなわち上述の従来の技術の装置は
上述のピーキング係数に応じた補償を行なう少なくとも
１個の別の乗算器を必要とする。この別の乗算器は上述
の文献の第４図には示されていないが、特性が一定のＤ
Ｃ成分を持つている第319頁の第５図の振幅特性から導
き出される。
したがつて、従来の技術に示されたデジタルフィルタは
全体で３個の乗算器を備え、それ故全体の回路は価格が
高くなる。
全体で３個の乗算器を備え、それ故全体の回路は価格が
高くなる。
［発明の概要］ したがつて、この発明の目的は従来のデジタルフィルタ
を改良して、特に、追加の振幅補償フィルタがなくてよ
い、すなわちピーキング係数の異なった値に対して異な
った振幅特性が同じＤＣ成分を持つようにすることであ
る。従来のデジタルフィルタの２っの優れた特性、すな
わち一定のグレープ遅延を有し、ステップ特性が常に単
一オーバーシュートである性質はそのまま保たれる。
を改良して、特に、追加の振幅補償フィルタがなくてよ
い、すなわちピーキング係数の異なった値に対して異な
った振幅特性が同じＤＣ成分を持つようにすることであ
る。従来のデジタルフィルタの２っの優れた特性、すな
わち一定のグレープ遅延を有し、ステップ特性が常に単
一オーバーシュートである性質はそのまま保たれる。
この発明によれば、画像強調を行うカラーテレビジョン
受像機のデジタル輝度チャンネルで使用されるデジタル
フィルタ集積回路は、それぞれ遅延素子およびそれに後
続する加算器または減算器から構成されている第１、第
２、第３、および第４のサブ回路網と、画像強調ピーキ
ング係数の尺度である係数を１入力に供給される乗算器
とによって構成され、第１のサブ回路網は、第１の遅延
素子と、この第１の遅延素子の入力および出力に第１お
よび第２の入力がそれぞれ接続されている第１の加算器
とを具備し、第２のサブ回路網は、入力が前記第１のサ
ブ回路網の第１の加算器の出力に結合されている第２の
遅延素子と、この第２の遅延素子の出力に被減数入力が
結合されている第３の減算器とを具備し、第３のサブ回
路網と第４のサブ回路網と乗算器とは直列に接続され、
第３のサブ回路網は、入力が前記第１のサブ回路網の第
１の加算器の出力に結合されている第３の遅延素子と、
この第３の遅延素子の入力および出力にその被減数入力
および減数入力がそれぞれ接続されている第１の減算器
とを具備し、第４のサブ回路網は、入力が前記第３のサ
ブ回路網の第２の減算器の出力に結合されている第４の
遅延素子と、この第４の遅延素子の入力および出力にそ
の被減数入力および減数入力がそれぞれ接続されている
第２の減算器とを具備し、乗算器はこの第４のサブ回路
網の第３の減算器の出力と接続された第１の入力と、画
像強調ピーキング係数の尺度である係数を供給される第
２の入力と、前記第２のサブ回路網の第３の減算器の減
数入力に結合された出力とを具備し、第２のサブ回路網
の第３の減算器の出力がデジタルフィルタ回路の出力信
号を出力することを特徴とする。
受像機のデジタル輝度チャンネルで使用されるデジタル
フィルタ集積回路は、それぞれ遅延素子およびそれに後
続する加算器または減算器から構成されている第１、第
２、第３、および第４のサブ回路網と、画像強調ピーキ
ング係数の尺度である係数を１入力に供給される乗算器
とによって構成され、第１のサブ回路網は、第１の遅延
素子と、この第１の遅延素子の入力および出力に第１お
よび第２の入力がそれぞれ接続されている第１の加算器
とを具備し、第２のサブ回路網は、入力が前記第１のサ
ブ回路網の第１の加算器の出力に結合されている第２の
遅延素子と、この第２の遅延素子の出力に被減数入力が
結合されている第３の減算器とを具備し、第３のサブ回
路網と第４のサブ回路網と乗算器とは直列に接続され、
第３のサブ回路網は、入力が前記第１のサブ回路網の第
１の加算器の出力に結合されている第３の遅延素子と、
この第３の遅延素子の入力および出力にその被減数入力
および減数入力がそれぞれ接続されている第１の減算器
とを具備し、第４のサブ回路網は、入力が前記第３のサ
ブ回路網の第２の減算器の出力に結合されている第４の
遅延素子と、この第４の遅延素子の入力および出力にそ
の被減数入力および減数入力がそれぞれ接続されている
第２の減算器とを具備し、乗算器はこの第４のサブ回路
網の第３の減算器の出力と接続された第１の入力と、画
像強調ピーキング係数の尺度である係数を供給される第
２の入力と、前記第２のサブ回路網の第３の減算器の減
数入力に結合された出力とを具備し、第２のサブ回路網
の第３の減算器の出力がデジタルフィルタ回路の出力信
号を出力することを特徴とする。
［発明の実施例］ 以下、図面を参照にしてさらに詳細に説明する。
第１図はこの発明のデジタルフィルタの１実施例を通常
の簡略化したデジタルフィルタ回路図で示している。簡
略化された図面ではフィルタ特性に対して本質的な部
品、すなわち、遅延素子ｖ…、乗算器ｍ、加算器ａ…、
および減算器ｓだけを示し、それらは図示のように信号
の流れを表わすように接続されている。各遅延素子ｖは
同じ遅延を与えるものとする。すなわち遅延はデジタル
フィルタのクロック信号の周期に等しい。カラーテレビ
ジョン受像機のデジタル輝度チャンネルにおいてフィル
タを使用しようとするために、クロック信号はそれぞれ
のカラーテレビジョンの標準方式（ＰＡＬ，ＮＴＳＣ，
ＳＥＣＡＭ）に従って色副搬送波の周波数の４倍の周波
数である。
の簡略化したデジタルフィルタ回路図で示している。簡
略化された図面ではフィルタ特性に対して本質的な部
品、すなわち、遅延素子ｖ…、乗算器ｍ、加算器ａ…、
および減算器ｓだけを示し、それらは図示のように信号
の流れを表わすように接続されている。各遅延素子ｖは
同じ遅延を与えるものとする。すなわち遅延はデジタル
フィルタのクロック信号の周期に等しい。カラーテレビ
ジョン受像機のデジタル輝度チャンネルにおいてフィル
タを使用しようとするために、クロック信号はそれぞれ
のカラーテレビジョンの標準方式（ＰＡＬ，ＮＴＳＣ，
ＳＥＣＡＭ）に従って色副搬送波の周波数の４倍の周波
数である。
第１図ないし第４図の接続線はデータ線であり、それら
のデータ線はクロック信号の周波数が高い周波数である
ことから並列データ処理用のバスとして設計されること
が好ましい。
のデータ線はクロック信号の周波数が高い周波数である
ことから並列データ処理用のバスとして設計されること
が好ましい。
第１図の実施例のものは４個のサブ回路網 t1,t2,t
3,t4を備えている。第１のサブ回路網t1は第１の遅延素
子v1および第１の加算器a1を備えており、その第１の加
算器a1の入力の一つは第１の遅延素子v1の入力と共にデ
ジタルフィルタの入力Ｅに接続されており、その第２の
入力は第１の遅延素子v1の出力に接続されている。第１
の加算器a1の出力は第２のサブ回路網t2の入力に結合さ
れ、したがつて第２および第３の遅延素子 v2,v3の
入力および第１の減算器s1の被減数入力に結合され、こ
の第１の減算器s1の減数入力は第３の遅延素子v3の出力
に接続されている。第１の減算器s1の出力は第４のサブ
回路網t4の入力に結合され、したがつて第４の遅延素子
v4の入力および第２の減算器s2の被減数入力に接続され
ている。第２の減算器s2はその減数入力が第４の遅延素
子v4の出力に接続されている。第２の減算器s2の出力は
乗算器ｍの２個の入力の一つに結合され、乗算器ｍの他
方の入力にはキーピング係数ｋが供給される。
3,t4を備えている。第１のサブ回路網t1は第１の遅延素
子v1および第１の加算器a1を備えており、その第１の加
算器a1の入力の一つは第１の遅延素子v1の入力と共にデ
ジタルフィルタの入力Ｅに接続されており、その第２の
入力は第１の遅延素子v1の出力に接続されている。第１
の加算器a1の出力は第２のサブ回路網t2の入力に結合さ
れ、したがつて第２および第３の遅延素子 v2,v3の
入力および第１の減算器s1の被減数入力に結合され、こ
の第１の減算器s1の減数入力は第３の遅延素子v3の出力
に接続されている。第１の減算器s1の出力は第４のサブ
回路網t4の入力に結合され、したがつて第４の遅延素子
v4の入力および第２の減算器s2の被減数入力に接続され
ている。第２の減算器s2はその減数入力が第４の遅延素
子v4の出力に接続されている。第２の減算器s2の出力は
乗算器ｍの２個の入力の一つに結合され、乗算器ｍの他
方の入力にはキーピング係数ｋが供給される。
第２の遅延素子v2はその出力は第３の減算器s3の被減数
入力に結合され、その第３の減算器s3はその減数入力が
乗算器ｍの出力に接続され、出力がデジタルフィルタの
出力Ａを構成する。上述のように、第１図の実施例にお
いては各遅延素子v1…v4によつて与えられた遅延はデジ
タルフィルタのクロック信号の周期に等しい。
入力に結合され、その第３の減算器s3はその減数入力が
乗算器ｍの出力に接続され、出力がデジタルフィルタの
出力Ａを構成する。上述のように、第１図の実施例にお
いては各遅延素子v1…v4によつて与えられた遅延はデジ
タルフィルタのクロック信号の周期に等しい。
ピーキング係数の異なった10進値に対して、第５図は第
１図に示されたようなデジタルフィルタの周波数ｆに対
する振幅ｇの変化を示している。ここで、第１図に示す
デジタルフィルタはＮＴＳＣ方式で設計され、減衰極は
ＮＴＳＣ色副搬送波周波数の２倍の位置にある。
１図に示されたようなデジタルフィルタの周波数ｆに対
する振幅ｇの変化を示している。ここで、第１図に示す
デジタルフィルタはＮＴＳＣ方式で設計され、減衰極は
ＮＴＳＣ色副搬送波周波数の２倍の位置にある。
第２図に示した装置は第１図のものの変形であつて、そ
れは一般に雑音或いは障害によるものである高い周波数
におけるフィルタ出力信号における小さな振幅を抑制す
ることを可能にする。これを行なうために追加のサブ回
路網t6が乗算器ｍの出力と第３の減算器s3の減数入力と
の間に挿入されている。それは非直線性の振幅性をもつ
ことができる。この実施例においては、それは第２図に
示された（t6のブロック図中に示された）振幅特性を有
しており、それは小信号の抑制に適している。第２図の
回路のその他の部分は第１図のそれに対応している。
れは一般に雑音或いは障害によるものである高い周波数
におけるフィルタ出力信号における小さな振幅を抑制す
ることを可能にする。これを行なうために追加のサブ回
路網t6が乗算器ｍの出力と第３の減算器s3の減数入力と
の間に挿入されている。それは非直線性の振幅性をもつ
ことができる。この実施例においては、それは第２図に
示された（t6のブロック図中に示された）振幅特性を有
しており、それは小信号の抑制に適している。第２図の
回路のその他の部分は第１図のそれに対応している。
第３図はこの発明の別の実施例を示している。
すなわち、それはＰＡＬ方式カラーテレビジョン受像機
用に適したデジタルフィルタのブロック図を示してい
る。そのフィルタはまた、もしも色副搬送波トラップが
要求されるならば、すなわちコムフィルタをもたないカ
ラーテレビジョン受像機に対してはＮＴＳＣ方式受像機
用にも適している。第３図の装置は第５のサブ回路網t5
が第１のサブ回路網t1に先行して設けられ、それ故デジ
タルフィルタの入力Ｅが第５のサブ回路網t5の入力に接
続されている点において第１図の装置と異なっている。
第５のサブ回路網t5は第５の遅延素子v5および第２の加
算器ａ２を備え、その加算器a2の一方の入力は第５の遅
延素子v5の入力と共に入力Ｅに接続され、その他方の入
力は第５の遅延素子v5の出力に接続されている。第２の
加算器a2の出力は第１のサブ回路網t1の入力に結合され
ている。第３図の回路の残りの部分は、第１ないし第４
の遅延素子が符号にダッシュを付されている（何故なら
ば第３図の実施例においてはこれらの各遅延素子はデジ
タルフィルタのクロック信号の周期の２倍に等しい遅延
を与え、一方第５の遅延素子v5はクロック信号の１周期
に等しい遅延を与えからである）点を除いては第１図の
回路に対応している。
用に適したデジタルフィルタのブロック図を示してい
る。そのフィルタはまた、もしも色副搬送波トラップが
要求されるならば、すなわちコムフィルタをもたないカ
ラーテレビジョン受像機に対してはＮＴＳＣ方式受像機
用にも適している。第３図の装置は第５のサブ回路網t5
が第１のサブ回路網t1に先行して設けられ、それ故デジ
タルフィルタの入力Ｅが第５のサブ回路網t5の入力に接
続されている点において第１図の装置と異なっている。
第５のサブ回路網t5は第５の遅延素子v5および第２の加
算器ａ２を備え、その加算器a2の一方の入力は第５の遅
延素子v5の入力と共に入力Ｅに接続され、その他方の入
力は第５の遅延素子v5の出力に接続されている。第２の
加算器a2の出力は第１のサブ回路網t1の入力に結合され
ている。第３図の回路の残りの部分は、第１ないし第４
の遅延素子が符号にダッシュを付されている（何故なら
ば第３図の実施例においてはこれらの各遅延素子はデジ
タルフィルタのクロック信号の周期の２倍に等しい遅延
を与え、一方第５の遅延素子v5はクロック信号の１周期
に等しい遅延を与えからである）点を除いては第１図の
回路に対応している。
第３図において、破線は、第２図においてラインに追加
したようにサブ回路網t6を挿入することが可能であるこ
とを示している。
したようにサブ回路網t6を挿入することが可能であるこ
とを示している。
異なったピーキング係数ｋの10進数値に対して、第６図
は、第３図に示されたようなＰＡＬ標準方式用のデジタ
ルフィルタであり、追加のサブ回路網t6をもたないもの
の周波数に対する振幅の変化を示している。曲線群はＰ
ＡＬ方式色副搬送波周波数（4.43ＭＨｚ）における減衰
極を有している。
は、第３図に示されたようなＰＡＬ標準方式用のデジタ
ルフィルタであり、追加のサブ回路網t6をもたないもの
の周波数に対する振幅の変化を示している。曲線群はＰ
ＡＬ方式色副搬送波周波数（4.43ＭＨｚ）における減衰
極を有している。
第４図は、データ信号が純粋の２進符号で与えられ、そ
してもしもピーキング係数の10進数値が２のベキ乗の形
態である場合に好ましい乗算器ｍの構成を示している。
乗算器ｍは２の第１の正のベキ乗，ｋ＋を供給され、一
方、第２のベキ乗，ｋ−或いは数ゼロは追加の乗算器mz
に供給され、この乗算器mzの入力の一方は乗算器ｍの入
力の一方と共に第２の減算器s2の出力に接続されてい
る。両乗算器m,mzはデータ選択器として構成されてい
る。乗算器ｍおよびmzの出力はそれぞれ第３の加算器a3
の１入力に結合され、この加算器a3の出力は第３の減算
器s3或いは追加のサブ回路網t6に接続されている。した
がつて第６図に数値が示されているようにピーキング係
数ｋの有理数値を構成することができる。
してもしもピーキング係数の10進数値が２のベキ乗の形
態である場合に好ましい乗算器ｍの構成を示している。
乗算器ｍは２の第１の正のベキ乗，ｋ＋を供給され、一
方、第２のベキ乗，ｋ−或いは数ゼロは追加の乗算器mz
に供給され、この乗算器mzの入力の一方は乗算器ｍの入
力の一方と共に第２の減算器s2の出力に接続されてい
る。両乗算器m,mzはデータ選択器として構成されてい
る。乗算器ｍおよびmzの出力はそれぞれ第３の加算器a3
の１入力に結合され、この加算器a3の出力は第３の減算
器s3或いは追加のサブ回路網t6に接続されている。した
がつて第６図に数値が示されているようにピーキング係
数ｋの有理数値を構成することができる。
この発明の効果の一つは、ゼロ周波数においてデジタル
フィルタが２のｎ乗（ｎ＝0,1,2,3…）の利得をもち、
それはピーキング係数ｋの選択された数値に無関係であ
ることである。したがつて回路は付加的な量子化雑音を
発生しない。別の効果はデジタルフィルタがその特性を
失うことなく非直線信号処理をするのに適していること
である。それは単に上述の第６のサブ回路網を付加する
ことによつて行なうことができる。この発明のデジタル
フィルタは特に絶縁ゲート電界効果トランジスタ技術、
すなわちいわゆるＭＯＳ技術を使用して構成するのに適
している。
フィルタが２のｎ乗（ｎ＝0,1,2,3…）の利得をもち、
それはピーキング係数ｋの選択された数値に無関係であ
ることである。したがつて回路は付加的な量子化雑音を
発生しない。別の効果はデジタルフィルタがその特性を
失うことなく非直線信号処理をするのに適していること
である。それは単に上述の第６のサブ回路網を付加する
ことによつて行なうことができる。この発明のデジタル
フィルタは特に絶縁ゲート電界効果トランジスタ技術、
すなわちいわゆるＭＯＳ技術を使用して構成するのに適
している。
第１図は本発明の１実施例を示し、第２図および第３図
はそれぞれ別の実施例を示す。第４図は第１図ないし第
３図の乗算器の特別の構成のための回路図である。第５
図は第１図の実施例のものの振幅特性を示し、第６図は
第３図の実施例のものの対応する振幅特性を示す。 t1〜t6……サブ回路網、v1〜v5……遅延素子、ｍ……乗
算器、a1〜a3……加算器、s1〜s3……減算器。
はそれぞれ別の実施例を示す。第４図は第１図ないし第
３図の乗算器の特別の構成のための回路図である。第５
図は第１図の実施例のものの振幅特性を示し、第６図は
第３図の実施例のものの対応する振幅特性を示す。 t1〜t6……サブ回路網、v1〜v5……遅延素子、ｍ……乗
算器、a1〜a3……加算器、s1〜s3……減算器。
Claims (6)
- 【請求項１】それぞれ遅延素子およびそれに後続する加
算器または減算器から構成されている第１、第２、第
３、および第４のサブ回路網と、画像強調ピーキング係
数の尺度である係数を１入力に供給される乗算器とによ
って構成され、 第１のサブ回路網は、第１の遅延素子と、この第１の遅
延素子の入力および出力に第１および第２の入力がそれ
ぞれ接続されている第１の加算器とを具備し、 第２のサブ回路網は、入力が前記第１のサブ回路網の第
１の加算器の出力に結合されている第２の遅延素子と、
この第２の遅延素子の出力に被減数入力が結合されてい
る第３の減算器とを具備し、 前記第１および第２の遅延素子のそれぞれによって与え
られる遅延はデジタルフィルタのクロック信号の周期の
整数倍に等しく、前記クロック信号は色副搬送波の周波
数の４倍に等しく、 第３のサブ回路網と第４のサブ回路網と乗算器とは直列
に接続され、 第３のサブ回路網は、入力が前記第１のサブ回路網の第
１の加算器の出力に結合されている第３の遅延素子と、
この第３の遅延素子の入力および出力にその被減数入力
および減数入力がそれぞれ接続されている第１の減算器
とを具備し、 第４のサブ回路網は、入力が前記第３のサブ回路網の第
２の減算器の出力に結合されている第４の遅延素子と、
この第４の遅延素子の入力および出力にその被減数入力
およびその減数入力がそれぞれ接続されている第２の減
算器とを具備し、 乗算器はこの第４のサブ回路網の第３の減算器の出力と
接続された第１の入力と、画像強調ピーキング係数の尺
度である係数を供給される第２の入力と、前記第２のサ
ブ回路網の第３の減算器の減数入力に結合された出力と
を具備し、 前記第２のサブ回路網の第３の減算器の出力がデジタル
フィルタ回路の出力信号を出力することを特徴とする画
像強調を行うカラーテレビジョン受像機のデジタル輝度
チャンネルで使用されるデジタルフィルタ集積回路。 - 【請求項２】前記第１、第２、第３、および第４の遅延
素子のそれぞれによって与えられる遅延が前記デジタル
フィルタ回路のクロック信号の１周期に等しい特許請求
の範囲第１項記載の集積回路。 - 【請求項３】第５のサブ回路網が前記第１のサブ回路網
に先行して設けられ、この第５のサブ回路網は第５の遅
延素子と、この第５の遅延素子の入力および出力に第１
および第２の入力がそれぞれ接続されている第２の加算
器とを具備し、前記第１、第２、第３、および第４の遅
延素子のそれぞれによって与えられる遅延が前記デジタ
ルフィルタ回路のクロック信号の周期の２倍に等しく、
前記第５の遅延素子によって与えられる遅延が前記デジ
タルフィルタ回路のクロック信号の１周期に等しい特許
請求の範囲第１項記載の集積回路。 - 【請求項４】特に小信号を抑圧いるのに適した特性であ
る非直線振幅特性を有する別のサブ回路網が前記乗算器
の出力と第２の減算器の減数入力との間に挿入されてい
る特許請求の範囲第１項乃至第３項のいずれか１項記載
の集積回路。 - 【請求項５】前記画像強調ピーキング係数の尺度である
係数が２のベキ乗である２進符号のデジタル信号が使用
される特許請求の範囲第１項乃至第４項のいずれか１項
記載の集積回路。 - 【請求項６】前記乗算器は第１の正の２のベキ乗を供給
され、一方の入力が前記第２の減算器の出力に接続さ
れ、他方の入力第２の２のベキ乗或いは数ゼロを供給さ
れる別の乗算器と、第３の加算器とを具備し、前記乗算
器および別の乗算器の出力はそれぞれ前記第３の加算器
の入力の一方に接続され、前記第３の加算器はその出力
が前記第３の減算器の入力或いは前記別の回路網に結合
されている特許請求の範囲第５項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP83109517A EP0135599B1 (de) | 1983-09-24 | 1983-09-24 | Integrierte Schaltung eines Digitalfilters für den Luminanzkanal von Farbfernsehempfängern |
| EP83109517.9 | 1983-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089174A JPS6089174A (ja) | 1985-05-20 |
| JPH0620253B2 true JPH0620253B2 (ja) | 1994-03-16 |
Family
ID=8190699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196957A Expired - Lifetime JPH0620253B2 (ja) | 1983-09-24 | 1984-09-21 | カラーテレビジヨン受像機の輝度チヤンネル用デジタルフイルタ集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4635119A (ja) |
| EP (1) | EP0135599B1 (ja) |
| JP (1) | JPH0620253B2 (ja) |
| AU (1) | AU3332384A (ja) |
| DE (1) | DE3372433D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208793B1 (de) * | 1985-06-27 | 1991-03-27 | Deutsche ITT Industries GmbH | Farbträgerfalle für den Luminanzkanal von Farbfernsehempfängern |
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| JPH09244609A (ja) * | 1996-03-06 | 1997-09-19 | Matsushita Electric Ind Co Ltd | 映像表示装置 |
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Family Cites Families (6)
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|---|---|---|---|---|
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| JPS5871770A (ja) * | 1981-10-26 | 1983-04-28 | Teac Co | 映像信号の補正装置 |
| JPS5885673A (ja) * | 1981-11-18 | 1983-05-23 | Matsushita Electric Ind Co Ltd | デフオ−カス効果装置 |
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- 1983-09-24 DE DE8383109517T patent/DE3372433D1/de not_active Expired
-
1984
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- 1984-09-21 JP JP59196957A patent/JPH0620253B2/ja not_active Expired - Lifetime
- 1984-09-24 US US06/654,635 patent/US4635119A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4635119A (en) | 1987-01-06 |
| JPS6089174A (ja) | 1985-05-20 |
| DE3372433D1 (en) | 1987-08-13 |
| EP0135599B1 (de) | 1987-07-08 |
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