JPH02244252A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１チツプ上に複数のプロセッサを集積した１
チップマルチプロセッサに係り、特にメモリアクセスを
効率良く行うのに好適な方法、及びデータ信頼性の高い
１チツププロセツサを実現するのに好適な方法に関する
。

〔従来の技術〕

計算機の性能を上げる手段としての一般的アプローチと
しては、単体のプロセッサ速度を上げるアプローチとマ
ルチプロセッサにより並列処理を行って全体のスループ
ットを上げるアプローチがある。前者はデバイス技術の
発展により目覚しい成果を上げて来たが、近年になって
デバイスの高速化が限界に近づきつつあり、従来程の成
果を期待できない状況になりつつある。一方接者は、従
来より有効性は認められつつも、プロセッサが高価であ
る事も手伝って、汎用大型計算機の最上位機種等の限ら
れた分野にしか適用されなかった。

しかし、ＶＬＳ　Ｉ技術に代表されるマイクロエレクト
ロニクスの発達でプロセッサのコストが非常に安くなり
、コスト的に見てもマルチプロセッサが計算機の性能向
上の有効な手段となって来た。

更にＶＬＳ　ｉからＵＬＳ　ｉへと集積度が高くなると
１チツプ中に複数のプロセッサあるいは複数の演算器を
組み込んで、より高性能で低価格な計算機を実現できる
事は、当業者ならずとも容易に予測できる。

この様な考えに基づく公知例として、特開昭６２−１５
２０６４号、特開昭６２−２２１０６２号がある。公知
例に於ては、１チップマルチプロセッサに関する基本的
アイデアが示されているが、プロセッサに於て、常に問
題となるメモリアクセスをいかに効率良く行うかについ
て考慮されていなかった。即ち、公知例では２つのプロ
セッサからのメモリアクセスが競合した時には、調停器
が一方のプロセッサからのメモリアクセスをチップ外に
伝え、他方に対してプロセッサホールド信号を発するし
かけになっている。そして、一方のメモリアクセスが終
了して後、ホールド信号を落として、他方のメモリアク
セスを開始する。この方法では、プロセッサの台数が増
加して、メモリアクセスの競合が頻発すると、プロセッ
サホールド状態が多くなり全体性能を落としてしまう可
能性がある。

また、一方、高集積化が進むとＬＳｉ内の配線幅が細く
なり、経年変化で断線し易くなったり、フリップ・フロ
ップの内容がα線等の外乱で反転し易くなったりする。

その結果として、演算データに誤りが生じてしまい、デ
ータ信頼性が低下する。この問題に対して、大型計算機
ではデータにパリティビットを付加して、これをチエツ
クする事により早期にデータ誤りを検出する方法が取ら
れて来た。しかし、この方法は演算パスの遅延を招くた
め、プロセッサの高性能化の上では好ましくない、そこ
で、高集積化されたプロセッサでは別の方法でデータ誤
りの検出を行って、データ信頼性を確保する必要がある
。

〔発明が解決しようとする課題〕

本発明の目的は、１チップマルチプロセッサに於て、複
数のプロセッサから同時に外部アクセスが発生した時に
、これを調停して１つのプロセッサだけのアクセスを外
部に出力する方法を提供する事にある。

また本発明の別の目的は、１チップマルチプロセッサに
於て、割込みについては各プロセッサが同時に対処でき
る方法を提供することにある。

また本発明の別の目的は、１チップマルチプロセッサに
於て、複数プロセッサからの外部アクセスをパイプライ
ン的に外部に出力し、その応答に対してどのプロセッサ
からのアクセスに対する応答かを知る事ができる方法を
提供する事にある。

また本発明の別の目的は、１チップマルチプロセッサに
於て、各プロセッサからの外部アクセスを比較し、一致
した場合のみチップ外にアクセスを行って、誤ったデー
タによる外部アクセスが発生しない高信頼のプロセッサ
を提供する事にある。

また本発明の別の目的は、１チップマルチプロセッサに
於て、各プロセッサからの外部アクセスを比較し、不一
致の場合には、当該プロセッサの動作を停止して、誤っ
た動作を続けない高信頼のプロセッサを提供する事にあ
る。

〔課題を解決するための手段〕

上記目的は、ｎ個のプロセッサから外部アクセスに関す
る信号（例えばアドレス／データ）を集めて選択する。

ｎ　ｔｏ　１のセレクタと、各プロセッサからの外部ア
クセス要求を集めて、プロセッサの優先度に従って１つ
の外部要求だけを選択する調停手段を設けて、調停手段
の結果に従ってセレクタを制御して、チップ外にアクセ
スする時にプロセッサの識別番号を付加し、応答時に舛
部装置からそのプロセッサ識別番号も一緒に返してもら
って、アクセス元プロセッサを判定する事で達成される
。

また別の目的は、プロセッサの外部アクセス要求に同期
して、外部アクセスに関する信号（例えば、アドレス／
データ）を比較するコンパレータ（比較器）を設けて、
該コンパレータの出力が正の時にのみ、外部アクセスに
関する信号及び外部アクセス魯求をチップ外の入出力ビ
ンに出力するゲートを設ける事によって達成される。

〔実施例〕

以下本発明の一実施例を図を用いて説明する。

第１図は、マルチプロセッサ計算機の全体構成図である
。１ａはプロセッサエレメント（以下ＰＥと略す）であ
り、１つ以上のマイクロプロセッサより成る。２ａはメ
モリ制御装置（以下ＭＣＵと略す）であり、信号線９ａ
を介してＰＥ１ａより渡される論理アドレスの物理アド
レスへのアドレス変換等々を行う。３ａは、メモリ装置
（以下ＭＳと略す）であり、上記プロセッサが実行する
命令及びデータを格納している。１０ａはＭＳ３ａに対
するアドレスやデータを伝える信号線である。

ｌｂ、ｌｃ、ｌｄはＰＥ１ａと同一もしくは異なるタイ
プのプロセッサエレメントである。２ｂ。

２ｃ、２ｄはＭＣＵ２ａと同一もしくは異なるタイプの
メモリ制御装置である。３１）、３ｃ、３ｄはＭ　Ｓ　
３　ａと同一もしくは異なるタイプのメモリ装置である
。また４も共有メモリ装置（以下ＧＭと略す）である。

５は入出力装置（以下Ｉ１０と略す）であり、一般には
、ディスク装置、デイスプレィ、キーボード等が含まれ
るが、本発明には直接関係ないので、−括して示してい
る。６は工１０５からの割込信号１２を信号線８を介し
て分配する割込み分配装置（以下Ｄ　Ｉ　Ｓ　Ｔと略す
）である。７は、ＭＣＵを介して各ＰＥ同志、あるいは
０Ｍ４．ｌ１０５、ＤＩＳＴ６を接続する通信バス（以
下ＣＯＭＢＵＳと略す）である。本実施例に於てＣＯＭ
［１ＵＳ７は、メモリアドレス線、データ線、制御信号
線より成るバスであるが、これを金属あるいは、光ファ
イバを用いたネットワークに置き換える事は可能である
。８は、各ＰＥに対する個別の割込み信号線を一括して
示している。９ａ、１０ａ、ｌｌａは、主としてアドレ
ス、データ、制御線を含む信号線である＊　９ｂ、９ｃ
、９ｄと１０ｂ、１０ｃ。

１０ｄとｌｌｂ、ｌｌｃ、ｌｉｄは各々９ａ。

１０ａ、ｌｌａと同一もしくは同等の機能を有する信号
線である。

第２図は、ＰＥ１ａの内部構造を示している。

１ａとｌｂ、ｌｃ、ｌｄは同じ構造を持っている。

２００ａ、２００ｂ、２００ｃ、２００ｄは、マイクロ
プロセッサであり、メモリ３ａ等から命令を読み出して
、その命令を実行する。信号線２２０ａは、プロセッサ
２００ａの外部インターフェイス線であり、アドレス／
データ線やその他の制御線を含んでおり、信号線２３０
ａは割込レベルを持った３ビツトの割込信号線である。

これらの信号線は１例えば米国モトローラ社のマイクロ
プロセッサＭ　Ｃ６８０２０と同じ信号線と考えて良い
、　２２０ｂ。

２２０ｃと２２０ｄは、２２０ａと同じであり、２００
ｂ、２００ｃ、２００ｄは、２００ａと同じである。

２１０は、２２０ａ、２２０ｂ、２２０ｃ。

２２０ｄを介して行われる外部アクセスの調停回路であ
り、１つのプロセッサからのアクセスのみを信号線９ａ
に出力すると共に、９ａからの応答をいずれかのプロセ
ッサに分配する機能を有する。

第３図は、プロセッサ２００ａの汎用レジスタセットの
構成を示している。汎用レジスタセットは、３２ビット
幅のレジスタ１６本より成るが、本発明の実施に於てレ
ジスタのビット幅やレジスタ本数は、本質的問題でない
。第４図はプロセッサ２００ａのプログラム・ステータ
ス・ワード（ｐｓｗ）とプロセッサ識別レジスタの構成
を示している。３１０はシステムステータスワード（Ｓ
ＳＷ）である、Ｓはプロセッサがシステム（スーパーバ
イザ、あるい特権とも呼ぶことがある）モードであるか
、ユーザモードであるかを示すビットであり、１の時に
システムモードであり、Ｏの時にユーザモードである事
を示す。Ｌ２゜Ｌｌ、ＬＯは、割込みマスクレベルを示
すコードであり、全て０の時に最低のマスクレベルを示
し、全て１の時に最高位のマスクレベルを示す。３１１
は、命令実行した時の演算ステータスを示すコンデイシ
ョンコードである。３１２は、次に実行すべき命令のア
ドレスを示すプログラムカウンタ（ｐｃ）である、３１
３は、第１図に於けるＰＥの番号を示すプロセッサ・エ
レメント識別番号を保持するレジスタ（ＰＩＤ　）であ
り、のハードウェアで自動的に設定され、命令によって
書き換える事はできない。３１４は、ＰＥ内のプロセッ
サを一意に決定する為のプロセッサ番号を保持するレジ
スタＰＮＵＭであり、ＰＥ製造時に定まるものであり、
命令によって書き換えることはできない。

第５図は、第２図の外部アクセス調停回路２１０の内部
構成を示したものである。２４ｏは、各プロセッサ２０
０ａ、２００ｂ、２００ｃ、２００ｄからの外部アクセ
ス要求２２４ａ、２２４ｂ。

２２４ｃ、２２４ｄを調停する起動アービタであり、調
停結果が信号１ｉＡ２１７より出力され、これに従っで
あるプロセッサのアクセス情報（アドレス／データ等）
が、セレクタ２５０で選択されて、信号線２１５より外
部へ出力される。またこの時、選択されたプロセッサの
番号と要求信号が信号線２１６を介して出力される。

２６０は、外部アクセスに対する応答をアクセス元のプ
ロセッサに分配する応答分配回路である。

外部からの応答信号には、応答信号（ＤＡＣＫ）２１２
、バスエラー信号（ＢＥＲＲ）２１３゜２ビツトのアク
セス元プロセッサ番号（ＳＰＮＵＭ）２１１が含まれて
おり、５ＰＮＵ阿２１１に従ってＤＡＣＫ２１２とＢＥ
ＲＲ２１３を各プロセッサへ信号ｌｌＡ２２１　ａ　。

２２１ｂ、２２１ｃ、２２１ｄを介して伝える。

２７０は、信号線２１４に介して送られる外部からのリ
ードデータを一時的に蓄えるバッファであり、このリー
ドデータは、信号線２２２ａ、２２２ｂ。

２２２ｃ、２２２ｄを介して、すべてのプロセッサに伝
えられる。つづいて、外部アクセス調停回路の各部の詳
細な説明を行う。

まず第６図に起動アービタ２４０の一構成例を示す、ア
ービタは、一般にラウントロピン方式と呼ばれるもので
、プロセッサの優先順位が順次変化するものである。プ
ロセッサ２００ａからの外部アクセス要求信号２２４ａ
は、２ビツトのプロセッサ番号２２４１ａと要求信号２
２４２ａを含んでおり、それぞれセレクタ２４２ａ、２
４２ｂ。

２４２ｃ、２４２ｄとプライオリティエンコーダ２４１
’ａ、２４１ｂ、２４１ｃ、２４１ｄに入力される。他
のプロセッサ２００ｂ、２００ｃ。

２００ｄからの外部アクセス要求信号も同様である。こ
こで、セレクタ２４２ａ、２４２ｂ、２４２ｃ。

２４２ｄは４　ｔｏ　１の同種であり、プライオリティ
・エンコーダ２４１ａ、２４１ｂ、２４１ｃ。

２４１ｄも同種のものであり、その動作は、第７図（Ａ
）に示す通りである。

２４５は、　４　ｔｏ　１のセレクタである。２４６は
優先度の最も高いプロセッサを示すレジスタ（Ｂ　Ｒ）
であり、ＢＲの値によってプロセッサの優先順位は、第
７図（Ｂ）の様に変化する。ＢＲは、いずれかのプロセ
ッサが外部アクセスを行う毎にインクリメントされて、
優先順位が順次変化して行く、但し不可分なメモリアク
セス、例えばＴｅ５ｔａｎｄ　Ｓａｔ命令でのリードと
ライトでは、初めのリードアクセス発生後もＢＲはイン
クリメントされず、同じプロセッサが次のライトアクセ
スまで外部アクセス権を維持する。２４３はＯＲゲート
であり、いずれかのプロセッサがアクセス要求するとこ
れを信号線２１６を介して外部に伝えると共に、ＢＲを
更新する。

次に起動アービタ２４０の動作例を説明する。

ＢＲ（７）値が２で、プロセッサ２０ｏｂと２００ｄが
同時にアクセス要求を行った場合、セレクタ２４５は、
ＢＲ２４６に従ってセレクタ２４２Ｃの出力を選択する
。この時セレクタ２４２Ｃは、プライオリティ・エンコ
ーダ２４１ｃの出力（この場合は３）に従って、２２４
１ｄを選択する。

従って信号線２１６は、外部にアクセス要求を出すと共
にプロセッサ番号３を出力する。また、セレクタ２５０
の選択信号２１７も３を出力して、プロセッサ２００ｄ
からのアドレス／データ等のアクセス情報が外部に出力
される。

起動アービタ２４０の他の実施例として、第８図に示す
様な固定優先方式による簡便な方法も考えられる。第８
図の場合プロセッサの優先順位は、２００ａ、２００ｂ
、２００ｃ、２００ｄの順で固定化されており、外部ア
クセスが頻繁に発生する時には、２００ｄにアクセス権
がまわりにくいと言う問題が発生するが、第６図のラウ
ントロピン方式に比べて、ハードウェアが少なくて済む
利点がある。

第９ａ図に応答分配回路の内部構成を示す。

２６１は２ビツトのデコーダであり、２６２ａ。

２６２ｂ、２６２ｃ、２６２ｄは出カイネーブル端子付
きのバッファゲートであり、応答分配回路は、ＳＰＮｕ
Ｍ２１１より応答を返すべきプロセッサの番号を得て、
対応するバッファを開いてＤＡＣＫ２１２とＢＥＲＲ２
１３をプロセッサに伝える。この時リードアクセスであ
れば、信号線２２２ａ、２２２ｂ。

２２２ｃ、２２２ｄを介して伝えられるリードデータが
、プロセッサに取り込まれる。

外部アクセス調停回路２１０を用いたアクセスのタイム
チャートを第９ｂ図に示す、これは、ＢＲ２４６の値が
最初Ｏである場合を示している。

Ｔ１サイクルで、ＰＯ，ＰＬ、Ｐ３のプロセッサから同
時に外部アクセス要求（ここではリード）が出されるが
、起動アービタ２４０によってＰｏのアクセスが選択さ
れ、外部にアドレスＡＤＲＯが出力される。Ｔ２サイク
ルでは、ＢＲ２４６の値が１になっており、再びＰｌと
Ｐ３の間で調停が行われ、Ｐｌのアクセスが選択され、
アドレスＡＤＲ１が外部に出力される。

次にメモリ制御装置ｉ２ａの実施例を示す、ここでは２
ａについて述べるが他のメモリ制御装置２ｂ、２ｃ、２
ｄについても同様な構成で実現できる。

第１０図は、ＭＣＵ２ａの内部構成とその周辺部を示し
たものである。４００は、ＰＥからの論理アドレスを物
理アドレスに変換するアドレス変換装置であり、モトロ
ーラ社のＭＣ６８８５１と同等の機能を有する。４５０
は、キャッシュメモリ及びその制御回路より成るストア
・スル一方式のキャッシュメモリ装置である。従って、
ＰＥ１ａからのメモリアクセスがライトの時には、キャ
ッシュメモリのヒツト／ミスヒツトにかかわらず、ＭＳ
−ＢＵＳ４９０を介してメモリ装置への書き込みが行わ
れる。４６０は、Ｍ　５−ＢＵＳ４９０の監視回路であ
り、キャッシュメモリ装置４５０以外のものが、ＭＳ−
ｎｕｓ４６ｏ上にライトアクセスが行われた時に、その
書き込みアドレスが、キャッシュメモリにヒツトしてい
るか否かを検出する。そして、ヒツト時にはキャッシュ
メモリ装＠４５０に対して、信号線４６５を介して、当
該キャッシュメモリのエントリを無効にする要求を伝え
る。

Ｍ　Ｓ−１３ＵＳ４９０は、キャッシュメモリ装置４５
０゜メモリ装置ｉ　３　ａ　、バスインターフェイス装
［５３０をバスマスタとして持ち、そのアドレス空間は
、他のＭ　Ｓ　−Ｂ　Ｕ　Ｓも同一であり、第１１図の
様に割り付けられる。第１１図に於て、ＣｏｎｎｏｎＲ
ｅｇｉｏｎはすべてのメモリ装置で同一データを重複し
て持つ領域であり、５ｈａｒｅｄ　Ｒｅｇｉｏｎは、共
有空間を各メモリ装置が分担して持つ領域であり、５ｈ
ａｒｅｄ　Ｒｅｇｉｏｎのデータは、いずれかのメモリ
装置にしかない、　Ｇｌｏｂａｌ　Ｒｅｇｉｏｎは共有
メモリ装置ＧＭ４にデータが格納される領域であり、Ｒ
ｅｇｉｓｔｅｒ　Ｒｅｇｉｏｎは、メモリ空間上にマツ
ピングされたハードウェアレジスタ等の領域である。

Ｌｏｃａｌ　Ｒｅｇｉｏｎは、各メモリ装置が個別のデ
ータを持つ領域である。各Ｒｅｇｉｏｎは、第１１図に
示す様にアドレスであらかじめ切り分けられており、ア
ドレスの上位４ビツトをデコードする事によりＲｅｇｉ
ｏｎの検出を行う。

５００は、領域判定回路であｉＪ　、　Ｍ　Ｓ　−ＢＵ
Ｓ４９０上のアクセスが、Ｃｏｍｍｏｎ　Ｒｅｇｉｏｎ
あるいはＳｈｃｒｅｄＲｅｇｉｏｎ　ＯあるいはＬｏｃ
ａｌ、　Ｒｅｇｉｏｎの場合のみ、メモリ装置３ａにア
クセスを伝える。

５１０も領域判定回路であり、Ｍ　Ｓ　−ＢＵＳ４９０
上のアクセスが、５ｈａｒｅｄ　Ｒｅｇｉｏｎ　１　、
２　、３あるいはＧｌｏｂａｌ　Ｒｅｇｉｏｎあるいは
Ｃｏｍｍｏｎ　Ｒｅｇｉｏｎへのライトである場合のみ
、Ｂｕｓ　−Ｉｎｆ５３０を介してアクセスをＣｏｍ５
＋ｕｎｉｃａｔｉｏｎ　−Ｂｕｓ　７に伝える。また、
Ｃｏｍ＋ａｕｎｉｃａｔｉｏｎ　−Ｂｕｓ上のアクセス
が、ＣｏｍｍｏｎＲｅｇｉｏｎへのライトあるいは、５
ｈａｒｅｄ　Ｒｅｇｉｏｎ　Ｏへの場合あるいは、５ｈ
ａｒｅｄ　Ｒｅｇｉｏｎ　１　、２　、３への無効化の
場合のみ、ＭＳ−Ｂｕｓにアクセスを伝える。

５５０は、他ＰＥが５ｈａｒｅｄ　Ｒｅｇｉｏｎ　Ｏよ
りデータを読み出して、該データが他のキャッシュメモ
リに格納されたか否かを監視する移出モニタであり、５
７０は、移出したデータのアドレスを格納するメモリで
ある。５７０は、キャッシュメモリのブロック毎に１ビ
ツトの移出ビットを設ければ良いので、５ｈａｒｅｄ　
Ｒｅｇｉｏｎ　Ｏが６４メガバイトの容量を持ち、キャ
ッシュメモリのブロックサイズが１６バイトの時には、
４メガビツトのメモリを用いれば良い。第１２図に５５
０と５７０の動作を示し、第１３図にメモリ制御装置２
ａの全体の動作を示す。

第１３図に於てＡｃｃｅｓｓ　５ｏｕｒｃｅは、２ａに
対するアクセスが、ＰＥＯからかあるいはＣｏｍｍｕｎ
ｉ−ｃａｔｉｏｎ　−Ｂｕｓを介した他ＰＥからかを示
している。

Ａｃｃｅｓｓ　Ｒｅｇｉｏｎは、前記アクセスの対象領
域がどこかを示しており、Ｉｎｎｅｒ　５ｈａｒｅｄは
、ＳｈａｒｅｄＲｅｇｉｏｎ　Ｏであり、０ｕｔｅｒ　
５ｈａｒｅｄは５ｈａｒｅｄ　Ｒｅｇｉｏｎｌ、２．３
を意味する。Ｃａｃｈｅ　ｈｉｔは、前記アクセスの対
象データがキャッシュメモリに存在しているか否かを示
している。Ｍｉｇｒａｔｉｏｎは、前記アクセスの対象
データの属するブロックの移出ビットがオンかオフかを
示している。Ｍｅｍｏｒｙ　Ａｃｃｅｓｓは、前記アク
セスによってメモリ装［３ａのどの領域に対して、どの
様な（リード／ライト）アクセスに発生させるかを示し
ている。Ｃａｃｈｅ　Ａｃｃｅｓｓは、前記アクセスに
よってキャッシュメモリに対して、どの様な（リード／
ライト／無効化）アクセスを発生させるかを示している
６　Ｃｏｍ、Ａｃｃｅｓｓは、前記アクセスによってＣ
ｏｍｍｕｎｉｃａｔｉｏｎ　−Ｂｕｓ　７にどの様なア
クセスを発生させるかを示している。

次に割込み分配装置ＤＩｓＴ６について説明する。第１
４図（Ａ）にＤＩＳＴ６の構成を示す。

７１０１ａ、７０１１ａ、７０１３ｄは、プロセッサの
割込み許可状態を示すステータスレジスタであり、メモ
リ空間の内でＲｅｇｉｓｔｅｒ　Ｒｅｇｉｏｎに割付け
られその構成は（Ｂ）の通りである。ｉはプロセッサが
実行可能なプロセッサが発生するのを待っているアイド
ル状態か否かを示すビットであり、１の時にアイドル状
態を示す。Ｌ２．Ｌｌ。

ＬＯは、割込みマスクレベルであり、第４図の３１０内
のＬ２．Ｌｌ、ＬＯと同一となる様にオペレーティング
システムが制御する。

８００は、信号線１２から入力される３ビツトのレベル
付き割込み（０００が割込み無しで、１１１が最上位レ
ベルの割込みである）　７０１０ａ〜７０１３ｄに格納
されているプロセッサのステータスから割り込みを入れ
るべきプロセッサを決定する分配器である。第１５図に
分配器８００の構成を示す。８１００．８１１５は各プ
ロセッサの割込マスクレベルとＩｌｏからの割込レベル
を比較するもので、（入力Ａ）≦（入力Ｂ）の時に出力
Ｃがオンする（１とする）　、　８７００．８７０１゜
８７１５は出カイネーブル付きの２ビツトバツフアであ
り、例えばイネーブル信号８６０がオンすると割込レベ
ルＥＩＮＴ　（２−０）が、ＩＮＴ（２−０）に出力さ
れ当該プロセッサに伝えられる。

本実施例では、割込み優先度の最も高いプロセッサは、
アイドル状態でプロセッサ識別番号が最も小さいプロセ
ッサエレメントの中でプロセッサ番号の最も小さいプロ
セッサである。またアイドル状態のプロセッサが無い時
には、割込みマスクＰＳＴｉ　（２−０）が割込みレベ
ルＥＩＮＴ（２−〇）よりも小さく、プロセッサ識別番
号が最も小さいプロセッサエレメントの中でプロセッサ
番号の最も小さいプロセッサである。

次に他の実施例を示す、第１６図はプロセッサエレメン
トの他の構成を示しており、９００はプロセッサ２００
ａと２００ｂの外部アクセス情報２２０ａと２２０ｂを
比較する比較手段である。

９１０は、比較結果が不一致の時にオンとなるエラー信
号線である。プロセッサ２００　ａ　、　２００ｂはエ
ラー信号９１０がオンになると停止状態に遷移して、以
後の外部アクセスは行わない、第１７図は比較手段の詳
細を示している。９０１は比較器であり、２２０ａ、２
２０ｂに含まれるアドレス／データがすべて一致した時
に９０３がオンする。

９０２は、出カイネーブル付きのバッファである。

プロセッサ２００ｃ、２００ｂは図示してない手段によ
り、初期化され全く同じ状態から命令の実行を開始する
。この時プロセッサ２００ａがマスクであり、メモリリ
ードの場合には２００ａがアクセスしたデータがプロセ
ッサ２００ｂに供給される。また割込みは２００ａ、２
００ｂに同時に与えられる。

本実施例で、外部アクセス情報に不一致が生じた時の動
作は以下の通りである。

プロセッサ２００ａがメモリライトを行う時には、メモ
リアクセス要求２２４ａをオンすると共に外部アクセス
情報２２３ａにアドレス／データ等を送出する。この時
比較器９０１は、２２３ａと２２３ｂが完全に一致して
いるかをチエツクして、不一致の時には９０３をオフす
る。これによってメモリアクセス要求２１６がオフして
、誤った外部アクセス情報２２３ａは外部へ送出されな
い。

更にエラー信号９１０がオンして、不一致の発生を外部
に伝えると共にプロセーツサ２００ａと２００ｂを停止
状態に遷移させる。

〔発明の効果〕

また各プロセッサの外部アクセスに対して、プロセッサ
番号を付加する事により、外部からの応答がどのプロセ
ッサに対するものか分るので、外部アクセスが完了する
まで、アドレス／データ等のアクセス情報を保持する必
要がないので、外部アクセスのスループットが上がる効
果がある。

また、本発用によれば、チップ内部でデータにビット反
転等の誤りが生じても、誤ったデータが外部に出力され
る事がないので、データ信頼性の高いプロセッサが実現
できる。

【図面の簡単な説明】

第１図は１チップマルチプロセッサを用いたマルチプロ
セッサシステムの全体構成図、第２図は１チツプ内の構
成図、第３図は各プロセッサの汎用レジスタ、第４図は
各プロセッサのＰＳＷ及びプロセッサｆｉｌｌレジスタ
の構成図、第５図は外部アクセス調停回路の構成図、第
６図は起動アービタの構成図、第７図は起動アービタの
動作を示す図、第８図は起動アービタの他の構成図、第
９ａ図は応答分配回路の構成図、第９ｂ図はプロセッサ
エレメントの外部バスサイクルの例、第１０図はメモリ
制御装置の構成図、第１１図は物理アドレス空間の割り
付は図、第１２図は移出モニタの動作を示す図、第１３
図はメモリ制御装置の動作を示す図、第１４図は割込分
配回路の構成図、第１５図は割込分配台器の詳細図、第
１６図はプロセッサエレメントの構成を示す図、第１７
図は比較手段の詳細を示す図である。 １ａ・・・プロセッサエレメント、２ａ・・・メモリ制
御装置、３ａ・・・分散共有メモリ、４・・・共有メモ
リ、５・・・周辺装置群、６・・・割込分配装置、８・
・・割込ライン、１２・・・割込ライン、２００ａ・・
・プロセッサ。 ２１０・・・外部アクレス調停回路、２１６・・・外部
へのアクセス要求信号、２１５・・・外部へのアクセス
情報（メモリアドレス、データ等）、２４１ａ・・・プ
ライオリティ・エンコーダ、４００・・・アドレス変換
装置、５５０・・・移出モニタ、５７０・・・移出デー
タを保持するメモリ、５１０・・・領域判定回路、７０
１０ａ・・・メモリ空間上のプロセッサステータスレジ
スタ、８１００・・・大小比較器。 第 図 ＤＥＴＡＩＩ、ＯＦ Ｒ 第 図 （Ａ） ＤＥＴＡＩＬ　０Ｆ ＰＳ”八′ （Ｂ） ｅａｄ ｎ１ｙ ＤＥＴＡＩＬ　０Ｆ ＰＩＤ　ＲＥＧ ＦＡ） 第 図 第 図 第 ９ａ 図 第 図 第 図 Ｂｕｓ上のアクセスが＋　Ｂｕｓ−Ｉｎｆからのリート
＼Ｉｓ、、Ｊｕｓ上のアクセスか Ｃａｃｈｅからのライト 前項Ｂと同じ ＰＳＴＲの構成 第１３ 図 　　ＰＥ Ｂ　　Ｂｕｓ−１ｎｆ Ｒｅａｄ Ｗｒ　ｉ　ｔ　ｅ ｉｔ １ｓｓ ＲＤ　　Ｒｅａｄ ＷＴ　■〒１ｔｅ ｎＡ”　ｉ％Ｖａｌｉｄａｊｅ 第 図

Claims (1)

1. 【特許請求の範囲】 １、命令を格納するメモリ装置より命令を読み出して、
   該命令を実行するプロセッサを同一シリコンチップ上に
   複数個集積した１チップマルチプロセッサに於て、前記
   各プロセッサとチップ外への接続パッドとに接続される
   メモリアクセス調停手段を具備し、該メモリアクセス調
   停手段は、各プロセッサからのメモリアクセス要求信号
   から唯一のプロセッサからの要求のみを受理する起動ア
   ービタと、該起動アービタの出力に従つて、各プロセッ
   サからのメモリアクセス情報の中から該起動アービタで
   指定されたものを選択してチップ外への接続パッドに伝
   えるセレクタを含み各プロセッサには一意に定まるプロ
   セッサ番号が与えられており、各プロセッサから送出さ
   れるメモリアクセス情報には該プロセッサでのプロセッ
   サ番号が含まれており、該メモリアクセス調停手段から
   出力されるメモリアクセス情報にも該プロセッサ番号の
   情報が含まれる事を特徴とする１チップマルチプロセッ
   サ。 ２、前記メモリアクセス調停手段は、メモリアクセス情
   報をチップ外へ伝えた後、該メモリアクセスに対する応
   答を待たずに次の調停を行う事を特徴とする請求項１記
   載の１チップマルチプロセッサ。 ３、命令を格納するメモリ装置より命令を読み出して、
   該命令を実行するプロセッサを同一シリコンチップ上に
   複数個集積した１チップマルチプロセッサに於て、該各
   プロセッサはメモリアクセスを行う時に該各プロセッサ
   に一意に定められているプロセッサ番号をメモリアクセ
   ス情報に付加すると共に、１チップマルチプロセッサか
   ら該メモリ装置へのメモリアクセス時にも該プロセッサ
   番号を付加する事を特徴とする１チップマルチプロセッ
   サ。 ４、命令を格納するメモリ装置より命令を読み出して、
   該命令を実行するプロセッサを同一シリコンチップ上に
   複数個集積した１チップマルチプロセッサに於て、第１
   のプロセッサと第２のプロセッサに接続される比較手段
   を設け、該手段は第１のプロセッサがメモリに対して第
   １のメモリアクセス情報を送出しつつメモリアクセスを
   行う時に、第２のプロセッサが送出する第２のメモリア
   クセス情報を比較し、第１と第２のメモリアクセス情報
   が異なる時には、第１のメモリアクセス情報がチップ外
   部に送出されない様にする事を特徴とする１チップマル
   チプロセッサ。 ５、前記比較結果が異なる場合には、第１と第２のプロ
   セッサを停止状態にする事を特徴とする請求項５記載の
   １チップマルチプロセッサ。 ６、命令を格納するメモリ装置より命令を読み出して、
   該命令を実行するプロセッサを同一シリコンチップ上に
   複数個集積した１チップマルチプロセッサに於て、各プ
   ロセッサは独立した割込みラインを有し、各プロセッサ
   が独立に割込処理を行う事を特徴とする１チップマルチ
   プロセッサ。