JPH08263456A - 診断制御装置 - Google Patents
診断制御装置Info
- Publication number
- JPH08263456A JPH08263456A JP7062851A JP6285195A JPH08263456A JP H08263456 A JPH08263456 A JP H08263456A JP 7062851 A JP7062851 A JP 7062851A JP 6285195 A JP6285195 A JP 6285195A JP H08263456 A JPH08263456 A JP H08263456A
- Authority
- JP
- Japan
- Prior art keywords
- diagnostic
- control
- processing
- card
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 24
- 230000010365 information processing Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 101100310335 Arabidopsis thaliana SIN2 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵを並列接続させた情報処理装置におい
て、複数のＣＰＵ該同時に軽度な障害を起こした場合、
その障害処理を各々独立に行なうことによりシステムへ
の再組み込みを高速化させる。 【構成】 物理的に１枚のカード上に搭載される４つの
ＣＰＵ２−１〜２−４を１つのグループと考え、このカ
ード内に診断プロセッサ（ＤＧＰ）からの指示により起
動する制御記憶２−７を設け、異なるカードえ同時に障
害が発生した場合、ＤＧＰからは双方の制御記憶を独立
に起動させることにより障害処理を行なう。
て、複数のＣＰＵ該同時に軽度な障害を起こした場合、
その障害処理を各々独立に行なうことによりシステムへ
の再組み込みを高速化させる。 【構成】 物理的に１枚のカード上に搭載される４つの
ＣＰＵ２−１〜２−４を１つのグループと考え、このカ
ード内に診断プロセッサ（ＤＧＰ）からの指示により起
動する制御記憶２−７を設け、異なるカードえ同時に障
害が発生した場合、ＤＧＰからは双方の制御記憶を独立
に起動させることにより障害処理を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、診断制御装置、特にそ
れぞれが複数のＣＰＵを搭載する複数のカードと診断プ
ロセッサ（以下ＤＧＰと記す）をバス接続して構成され
た情報処理装置における診断制御装置に関する。
れぞれが複数のＣＰＵを搭載する複数のカードと診断プ
ロセッサ（以下ＤＧＰと記す）をバス接続して構成され
た情報処理装置における診断制御装置に関する。
【０００２】
【従来の技術】従来、情報処理装置に分野では、シング
ルプロセッサによる性能が重視されていた為、密結合単
位にＤＧＰが存在し、またＣＰＵが少なかった為、密結
合を構成する各ＣＰＵとＤＧＰ間には個別に診断バスが
あり、診断制御はこの診断バスを使うことによりＤＧＰ
から直接可能であった。
ルプロセッサによる性能が重視されていた為、密結合単
位にＤＧＰが存在し、またＣＰＵが少なかった為、密結
合を構成する各ＣＰＵとＤＧＰ間には個別に診断バスが
あり、診断制御はこの診断バスを使うことによりＤＧＰ
から直接可能であった。
【０００３】しかし、ＣＰＵを複数個搭載したカードを
バス接続などにより並列接続させた情報処理装置では、
ＤＧＰと各ＣＰＵ間に診断バスを１対１に接続させるに
は、物理的に限度ある。そこで、従来、各カード内にハ
ードウエアによる診断制御部を設け、ＤＧＰからの指示
を受けそれに応じた制御をハードウエアのみで行ってい
る。
バス接続などにより並列接続させた情報処理装置では、
ＤＧＰと各ＣＰＵ間に診断バスを１対１に接続させるに
は、物理的に限度ある。そこで、従来、各カード内にハ
ードウエアによる診断制御部を設け、ＤＧＰからの指示
を受けそれに応じた制御をハードウエアのみで行ってい
る。
【０００４】
【発明が解決しようとする課題】上述した従来の診断制
御装置では、ＤＧＰからの代表的な処理としてリセッ
ト、処理設定、構成制御、障害処理だけを考えても診断
制御部をオールハードウエアで構成した場合、ＤＧＰ−
ＣＰＵ間の中継点に過ぎず、制御はＤＧＰからこまめに
指示を送り、処理内容によってはその都度正常に完了し
たことを確認するリプライを受けなければならない為、
同時に複数のカードに対し行える処理は限られ、２つ以
上のカードに違った処理を出す場合は、ＤＧＰで先の処
理が完了したことを確認してからだすケースが大半でＣ
ＰＵの数が多ければ多いほど処理が遅れるという問題点
がある。
御装置では、ＤＧＰからの代表的な処理としてリセッ
ト、処理設定、構成制御、障害処理だけを考えても診断
制御部をオールハードウエアで構成した場合、ＤＧＰ−
ＣＰＵ間の中継点に過ぎず、制御はＤＧＰからこまめに
指示を送り、処理内容によってはその都度正常に完了し
たことを確認するリプライを受けなければならない為、
同時に複数のカードに対し行える処理は限られ、２つ以
上のカードに違った処理を出す場合は、ＤＧＰで先の処
理が完了したことを確認してからだすケースが大半でＣ
ＰＵの数が多ければ多いほど処理が遅れるという問題点
がある。
【０００５】
【課題を解決するための手段】本発明の装置は、演算部
とシステム制御部により構成される中央処理部を１カー
ド上に複数個搭載させ、該カードを並列接続させた情報
処理装置における診断制御装置において、各カード内に
障害処理と診断制御を行うルーチンを格納する制御記憶
を設け、障害発生時に前記ルーチンを起動させることに
より診断プロセッサへの報告を行うと共に、ＤＧＰから
の指示によりカード内の診断制御をカード毎に並行して
行う。
とシステム制御部により構成される中央処理部を１カー
ド上に複数個搭載させ、該カードを並列接続させた情報
処理装置における診断制御装置において、各カード内に
障害処理と診断制御を行うルーチンを格納する制御記憶
を設け、障害発生時に前記ルーチンを起動させることに
より診断プロセッサへの報告を行うと共に、ＤＧＰから
の指示によりカード内の診断制御をカード毎に並行して
行う。
【０００６】
【作用】本発明は、制御記憶を設けることによりＤＧＰ
とＣＰＵカード間でリセット、初期設定、構成制御等の
処理を特定のＣＰＵに対し継続的に行ったり、１つの処
理のみを行えるコマンドを設け、ＤＧＰからはケースに
応じて必要なコマンドを発行することにより診断制御部
内の制御記憶を起動させることにより行い、ＤＧＰは送
ったコマンドが正常に処理されたことを示す正常リプラ
イが一定時間内に戻ったことにより処理が完了したこと
を認識できる。
とＣＰＵカード間でリセット、初期設定、構成制御等の
処理を特定のＣＰＵに対し継続的に行ったり、１つの処
理のみを行えるコマンドを設け、ＤＧＰからはケースに
応じて必要なコマンドを発行することにより診断制御部
内の制御記憶を起動させることにより行い、ＤＧＰは送
ったコマンドが正常に処理されたことを示す正常リプラ
イが一定時間内に戻ったことにより処理が完了したこと
を認識できる。
【０００７】又、通常運用中、ＣＰＵカード内で何らか
の障害が発生した場合も診断制御部内の制御記憶を起動
させ、その障害が直ちにシステムを停止すべく重度な障
害であるか、一部のＣＰＵのみを論理的にシステムから
切り離すことによりシステムの運用は継続的に行える軽
度の障害であるかを判別させ、重度な障害時にはＤＧＰ
にシステム停止を指示し、軽度な障害時には切り離した
ＣＰＵを報告し、ＣＰＵの診断制御についてはＤＧＰか
らのコマンド処理で行う。
の障害が発生した場合も診断制御部内の制御記憶を起動
させ、その障害が直ちにシステムを停止すべく重度な障
害であるか、一部のＣＰＵのみを論理的にシステムから
切り離すことによりシステムの運用は継続的に行える軽
度の障害であるかを判別させ、重度な障害時にはＤＧＰ
にシステム停止を指示し、軽度な障害時には切り離した
ＣＰＵを報告し、ＣＰＵの診断制御についてはＤＧＰか
らのコマンド処理で行う。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図２は本発明の一実施例を示す図であり、
それぞれが４つのＣＰＵを搭載させたＣＰＵカード１−
１〜１−４と、主記憶１−５を構成する１枚のカードを
バス接続させ、各カード１−１〜１−５と診断プロセッ
サ１−６間に専用パスを設けている。
それぞれが４つのＣＰＵを搭載させたＣＰＵカード１−
１〜１−４と、主記憶１−５を構成する１枚のカードを
バス接続させ、各カード１−１〜１−５と診断プロセッ
サ１−６間に専用パスを設けている。
【００１０】各ＣＰＵカードの構成は同一であり、図１
に示すように、４つのＣＰＵ２−１〜２−４と、システ
ム制御部２−５と、制御記憶２−７を備えた診断制御部
２−６とにより構成される。診断制御部２−６内の制御
記憶２−７は図３に示すように、リセット処理３−１、
初期設定処理３−２、構成制御処理３−３、障害処理３
−４、診断処理３−５の各ルーチンを記憶する。更に、
ＣＰＵで障害が発生した場合の処理フローを図４及び図
５に示す。
に示すように、４つのＣＰＵ２−１〜２−４と、システ
ム制御部２−５と、制御記憶２−７を備えた診断制御部
２−６とにより構成される。診断制御部２−６内の制御
記憶２−７は図３に示すように、リセット処理３−１、
初期設定処理３−２、構成制御処理３−３、障害処理３
−４、診断処理３−５の各ルーチンを記憶する。更に、
ＣＰＵで障害が発生した場合の処理フローを図４及び図
５に示す。
【００１１】通常稼働中、ＣＰＵカード１−１内のＣＰ
Ｕ２−１で障害が発生した場合、同一カード１−１内の
障害処理ルーチン３−４が起動し、診断制御部２−６へ
障害発生が報告され、診断制御部内の制御記憶２−７に
起動がかかり、発生した障害がシステムを停止すべく重
度な障害であった場合、制御記憶２−７からはＤＧＰ１
−６に対しシステム停止指示が出され、ＤＧＰ１−６が
認知すると共にシステムダウンとなる。
Ｕ２−１で障害が発生した場合、同一カード１−１内の
障害処理ルーチン３−４が起動し、診断制御部２−６へ
障害発生が報告され、診断制御部内の制御記憶２−７に
起動がかかり、発生した障害がシステムを停止すべく重
度な障害であった場合、制御記憶２−７からはＤＧＰ１
−６に対しシステム停止指示が出され、ＤＧＰ１−６が
認知すると共にシステムダウンとなる。
【００１２】一方、発生した障害がＣＰＵ２−１のみを
論理的にシステムから切り離すことによりシステムの継
続的な運用に支障を来さない軽度な障害である場合、制
御記憶２−７からはＤＧＰ１−６に対し切り離すユニッ
ト（この場合、ＣＰＵ２−１）を報告する。ＤＧＰ１−
６は、各カード内の診断制御部に対しＣＰＵ２−１がシ
ステムから切り離されたことを報告する。各カード内の
診断制御部では、制御記憶部内の構成制御ルーチン３−
３が起動しＣＰＵ２−１とのインタフェースを論理的に
切り離す。更に、ＣＰＵカード１−１の制御記憶２−７
はＣＰＵ２−１の障害情報を主記憶１−５の障害情報格
納領域に送出する。
論理的にシステムから切り離すことによりシステムの継
続的な運用に支障を来さない軽度な障害である場合、制
御記憶２−７からはＤＧＰ１−６に対し切り離すユニッ
ト（この場合、ＣＰＵ２−１）を報告する。ＤＧＰ１−
６は、各カード内の診断制御部に対しＣＰＵ２−１がシ
ステムから切り離されたことを報告する。各カード内の
診断制御部では、制御記憶部内の構成制御ルーチン３−
３が起動しＣＰＵ２−１とのインタフェースを論理的に
切り離す。更に、ＣＰＵカード１−１の制御記憶２−７
はＣＰＵ２−１の障害情報を主記憶１−５の障害情報格
納領域に送出する。
【００１３】ＤＧＰ１−６は、全カードからのリプライ
を受けるとＣＰＵカード１−１内の診断制御部２−６に
対しＣＰＵ２−１のリセットを指示する。ＣＰＵカード
１−１の診断制御部２−６より制御記憶２−７内のリセ
ット処理ルーチン３−１が起動しＣＰＵ２−１がリセッ
トされる。
を受けるとＣＰＵカード１−１内の診断制御部２−６に
対しＣＰＵ２−１のリセットを指示する。ＣＰＵカード
１−１の診断制御部２−６より制御記憶２−７内のリセ
ット処理ルーチン３−１が起動しＣＰＵ２−１がリセッ
トされる。
【００１４】ＤＧＰ１−６はＣＰＵカード１−１の診断
制御部２−６よりリプライを受けると、ＣＰＵカード１
−１内の診断制御部２−６に対しＣＰＵ２−１へのＦＷ
ロードを指示する。ＣＰＵカード１−１の診断制御部２
−６より制御記憶２−７内の初期設定処理ルーチン３−
２が起動し、ＣＰＵ２−１へＦＷがロードされる。
制御部２−６よりリプライを受けると、ＣＰＵカード１
−１内の診断制御部２−６に対しＣＰＵ２−１へのＦＷ
ロードを指示する。ＣＰＵカード１−１の診断制御部２
−６より制御記憶２−７内の初期設定処理ルーチン３−
２が起動し、ＣＰＵ２−１へＦＷがロードされる。
【００１５】ＤＧＰ１−６はＣＰＵカード１−１の診断
制御部２−６よりリプライを受けると、ＣＰＵカード１
−１内の診断制御部２−６に対しＣＰＵ２−１へのテス
トプログラム起動を指示する。ＣＰＵカード１−１の診
断制御部２−６より制御記憶内２−７の診断処理ルーチ
ン３−５が起動し、ＣＰＵ２−１ではテストプログラム
が実行される。テストプログラム実行において障害の再
発の有無をＤＧＰ１−６へ報告する。
制御部２−６よりリプライを受けると、ＣＰＵカード１
−１内の診断制御部２−６に対しＣＰＵ２−１へのテス
トプログラム起動を指示する。ＣＰＵカード１−１の診
断制御部２−６より制御記憶内２−７の診断処理ルーチ
ン３−５が起動し、ＣＰＵ２−１ではテストプログラム
が実行される。テストプログラム実行において障害の再
発の有無をＤＧＰ１−６へ報告する。
【００１６】ＤＧＰ１−６は障害再発によりＣＰＵ２−
１に固定障害有りと見なし以降ＣＰＵ１２−１切り離し
状態で運用を継続する。又、障害再発無であればＣＰＵ
２−１の再度組み込み可能と見なし全カードの診断制御
部２−６に対し、ＣＰＵ２−１のシステムへの組み込み
を報告する。各カード内の診断制御部２−６より制御記
憶部２−７内の構成制御ルーチン３−３が起動しＣＰＵ
２−１とのインタフェースが論理的に接続される。これ
以降、システムは障害発生以前と同状態で稼働する。
１に固定障害有りと見なし以降ＣＰＵ１２−１切り離し
状態で運用を継続する。又、障害再発無であればＣＰＵ
２−１の再度組み込み可能と見なし全カードの診断制御
部２−６に対し、ＣＰＵ２−１のシステムへの組み込み
を報告する。各カード内の診断制御部２−６より制御記
憶部２−７内の構成制御ルーチン３−３が起動しＣＰＵ
２−１とのインタフェースが論理的に接続される。これ
以降、システムは障害発生以前と同状態で稼働する。
【００１７】以上、図４に示すフローに沿って１つの障
害発生時の処理過程を説明したが、２つの障害が同時に
起きた場合、図４に示すリセット処理ルーチン、処理設
定処理ルーチン、診断処理ルーチンは同時に起動させる
ことも可能である。
害発生時の処理過程を説明したが、２つの障害が同時に
起きた場合、図４に示すリセット処理ルーチン、処理設
定処理ルーチン、診断処理ルーチンは同時に起動させる
ことも可能である。
【００１８】
【発明の効果】以上説明したように本発明は、グループ
（カード）単位のＣＰＵに診断制御専用の制御記憶を設
けたことにより、所望のＣＰＵに対しＤＧＰが必要とす
る処理をコマンドを発行するだけで可能である。又、本
発明はＣＰＵを複数個並列接続させたシステムにおいて
は、異なるグループで発生した障害においては、その処
理を個別に実行できる為、従来に比べて障害処理が高速
化される。
（カード）単位のＣＰＵに診断制御専用の制御記憶を設
けたことにより、所望のＣＰＵに対しＤＧＰが必要とす
る処理をコマンドを発行するだけで可能である。又、本
発明はＣＰＵを複数個並列接続させたシステムにおいて
は、異なるグループで発生した障害においては、その処
理を個別に実行できる為、従来に比べて障害処理が高速
化される。
【図１】図２に示した各ＣＰＵカードの詳細図である。
【図２】本発明の一実施例のブロック図である。
【図３】図２に示した制御記憶部内に保持する制御ルー
チンの一例を示す図である。
チンの一例を示す図である。
【図４】本発明における障害発生時の処理フローチャー
トである。
トである。
【図５】本発明における障害発生時の図４に続く処理フ
ローチャートである。
ローチャートである。
１−１〜１−４ ＣＰＵカード １−５ 主記憶 １−６ 診断プロセッサ（ＤＧＰ） ２−１〜２−４ ＣＰＵ ２−５ システム制御部 ２−６ 診断制御部 ２−７ 制御記憶。
Claims (2)
- 【請求項１】 演算部とシステム制御部により構成され
る中央処理部を１カード上に複数個搭載させ、該カード
を並列接続させた情報処理装置における診断制御装置に
おいて、各カード内に障害処理と診断制御を行うルーチ
ンを格納する制御記憶を設け、障害発生時に前記ルーチ
ンを起動させることにより診断プロセッサへの報告を行
うと共に、前記診断プロセッサからの指示によりカード
内の診断制御をカード毎に並行して行う診断制御装置。 - 【請求項２】 前記障害が重障害か否かを前記カード内
で判断して前記診断プロセッサに報告し、該診断プロセ
ッサは重障害ならシステムを停止し、重障害でなければ
障害プロセッサへは障害情報の出力、他のプロセッサへ
は障害プロセッサの切り離しを指示することを特徴とす
る請求項１記載の診断処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062851A JPH08263456A (ja) | 1995-03-22 | 1995-03-22 | 診断制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062851A JPH08263456A (ja) | 1995-03-22 | 1995-03-22 | 診断制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263456A true JPH08263456A (ja) | 1996-10-11 |
Family
ID=13212233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062851A Pending JPH08263456A (ja) | 1995-03-22 | 1995-03-22 | 診断制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003652A (ja) * | 2006-06-20 | 2008-01-10 | Hitachi Ltd | 回路基板の診断方法、回路基板およびｃｐｕユニット |
| JP2008293276A (ja) * | 2007-05-24 | 2008-12-04 | Sony Corp | デジタルシネマ再生装置、上映中断対応方法及びプログラム |
| US8230260B2 (en) | 2010-05-11 | 2012-07-24 | Hewlett-Packard Development Company, L.P. | Method and system for performing parallel computer tasks |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244252A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | マルチプロセッサシステム |
| JPH04149660A (ja) * | 1990-10-09 | 1992-05-22 | Oki Electric Ind Co Ltd | マルチプロセッサシステム |
| JPH0535706A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | マルチプロセツサシステム |
| JPH05120129A (ja) * | 1991-05-15 | 1993-05-18 | Internatl Business Mach Corp <Ibm> | 多重バンク大域メモリ・カード |
-
1995
- 1995-03-22 JP JP7062851A patent/JPH08263456A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244252A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | マルチプロセッサシステム |
| JPH04149660A (ja) * | 1990-10-09 | 1992-05-22 | Oki Electric Ind Co Ltd | マルチプロセッサシステム |
| JPH05120129A (ja) * | 1991-05-15 | 1993-05-18 | Internatl Business Mach Corp <Ibm> | 多重バンク大域メモリ・カード |
| JPH0535706A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | マルチプロセツサシステム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003652A (ja) * | 2006-06-20 | 2008-01-10 | Hitachi Ltd | 回路基板の診断方法、回路基板およびｃｐｕユニット |
| US7870428B2 (en) | 2006-06-20 | 2011-01-11 | Hitachi, Ltd. | Method of diagnosing circuit board, circuit board, and CPU unit |
| JP2008293276A (ja) * | 2007-05-24 | 2008-12-04 | Sony Corp | デジタルシネマ再生装置、上映中断対応方法及びプログラム |
| US8230260B2 (en) | 2010-05-11 | 2012-07-24 | Hewlett-Packard Development Company, L.P. | Method and system for performing parallel computer tasks |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5652833A (en) | Method and apparatus for performing change-over control to processor groups by using rate of failed processors in a parallel computer | |
| JPH08263456A (ja) | 診断制御装置 | |
| JPH03179538A (ja) | データ処理システム | |
| JPH07121395A (ja) | 予備装置優先選択方法 | |
| JPH047645A (ja) | フォールト・トレラント・コンピュータ | |
| JPH1139032A (ja) | マルチｃｐｕ型集中監視装置 | |
| JPH11265321A (ja) | 障害復旧方法、中央処理装置及び中央処理システム | |
| JPS6113627B2 (ja) | ||
| JP3012491B2 (ja) | 二重化装置のマイクロ診断方法 | |
| JPH05108394A (ja) | 計算機システムの初期化診断方式 | |
| JPS59123946A (ja) | システム制御方式 | |
| JP3033640B2 (ja) | Ｃｐｕ動作監視回路 | |
| JP2000137623A (ja) | 診断方法及び診断システム | |
| JPS6318229B2 (ja) | ||
| JPS60195649A (ja) | マイクロプログラム制御型デ−タ処理装置におけるエラ−報告方式 | |
| JPH07183889A (ja) | Ａｔｍ交換機における各装置のオンライン試験方法 | |
| JPH0418743B2 (ja) | ||
| JPS59180758A (ja) | Ｎｃｐにおけるル−プ検出方式 | |
| JPH0588944A (ja) | 情報処理システムの入出力制御監視方式 | |
| JPH05158905A (ja) | 分散処理機能を持つマイクロプロセッサ応用装置 | |
| JPH02278436A (ja) | マイクロプロセッサ診断回路 | |
| JPH04243341A (ja) | ループ状データ伝送システムにおけるデータ伝送装置の診断方式 | |
| JPH053575A (ja) | 障害処理方式 | |
| JPH0325628A (ja) | 自動診断方式 | |
| JPH03156646A (ja) | 障害情報の出力方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980428 |