JPH02244490A - ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ランダムアクセスメモリ（以下ＲＡＭと記
す）に関し、特に大容量ＭＯ３ＲＡＭのデータ・パスラ
インの構成に関するものである。

〔従来の技術〕

第２図に従来のＭＯＳダイナミックＲＡＭのデータ・パ
スラインの構成を示す、近年ＭＯＳダイナミックＲＡＭ
の大容量化が進むにつれて、そのテストに要する時間が
問題となり、アイニスニスシーシー技術論文ダイジェス
ト（Ｍ、Ｋｕｍａｎｏｙａ　ｅｔａｌ、、　ｌ５ＳＣＣ
Ｄｉｇ、　Ｔｅｃｈ、　ｐａｐｅｒｓ）　ｐｐ、　２４
０　（１９８５）で見られるように、ＩＭビットＤＲＡ
Ｍでは×１構成の場合、×４構成としてのテストモード
機能を活用することでテスト時間を短縮することが提案
されている。

上記第２図は、×１構成のＭＯＳダイナミックＲＡＭで
×４構成のテストモード機能を有するＭｏＳダイナミッ
クＲＡＭのブロック図を示したものであり、図において
、１はメモリセルアレイ、２はメモリセルアレイ１から
読み出されたＩ１０線上のデータを検出、増幅するプリ
アンプ群、３はノーマルモード時とテストモード時の切
り換え制御を行うモードコントロール、４はテストモー
ドコントロールクロック発生器、５はノーマルモード時
に読み出された４つのデータのうちの１つの出力データ
を選択するブロックセレクタ、６はテストモード時の４
つのデータのＥＸ−ＯＲをとり、テスト結果を出力する
バッファである。また、７は４組の相補データ線（×１
０線）である。

次に動作について説明する。

まずノーマルモード時には、モードコントロール３はノ
ーマルモードに制御されている。この状態においてメモ
リセルアレイ１より４本の相補のＩ１０線７にそれぞれ
データが読み出され、各×１０線に接続されたプリアン
プ２によりデータが検出、増幅される。しかる後にこの
４つのデータがブロックセレクタ５に読み出され、その
うちのアドレスに対応した１ビツトが出力される。この
時メモリセルアレイがＮビットより形成されている場合
、全ビットの読み出し時間は、 （サイクルタイムｔｃ）ＸＮ−Ｎ−ｔｃとなる。

次にテストモード時について説明すると、上記と同様に
×１０線を介してプリアンプ２に４つのデータが読み出
される０次いでテストモードコントロールクロック発生
器４からのテストコントロール信号によりモードコント
ロール３がテストモードとして動作し、４つのデータは
ＥＸ−ＯＲバッファ６に転送され、これによりテスト結
果が出力される。このときの読み出し時間は（Ｎ−ｔｃ
）／４となる。

ノーマルモード時の書き込みは、Ｄｉｎ端子よりブロッ
クセレクタ５．モードコントロール３を介して１組の×
１０線にのみデータが転送される。

またテストモード時の書き込み動作時は、ブロックセレ
クタ５．モードコントロール３の制御により４本の×１
０線に同一のデータが転送され、４ビット同時に同じデ
ータが書き込まれる。従って、読み出しと同様にテスト
モード時は書き込み時間がノーマルモード時に比して１
／４になる。

〔発明が解決しようとする課題〕

従来の×４テストモードでは、今後さらに大容量化が進
むとテスト時間が問題となると考えられ、×８構成のテ
ストモード、×１６構成のテストモード等を実現する必
要がある。しかしこの場合、従来の方式では×１０線を
８組、１６組で構成する必要があり、パスライン構成の
複雑化、配線数増加によりチップ面積が増大するなどの
問題が生じてくる。

この発明は、上記のような問題点を解消するためになさ
れたもので、例えば×４のテストモードを×８にする際
、×１０線の本数を増加させることなくテストモード機
能を向上でき、パスライン構成も複雑にすることなくテ
スト時間の短縮化よび消費電力の低減を図ることのでき
るランダムアクセスメモリを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るランダムアクセスメモリは、２以上のメ
モリアレイブロックのそれぞれとデータ人力バッファと
の間にデータ・パスラインを設け、これらの各データ・
パスライン間にトランスファゲート等のスイッチ手段を
設け、通常モード時のデータの読み出し、書き込み動作
に応じて、又テストモード時のデータの読み出し、書き
込み動作に応じて上記スイッチ手段を制御するスイッチ
制御手段を設けたものにおいて、テストモード時のみ全
てのプリアンプを活性化するようにしたものである。

〔作用〕

この発明においては、メモリアレイブロックに接続され
るデータ・パスライン間を、各モードの読み出し、書き
込み動作に応じて適宜接断制御し、上記データ・パスラ
インを１つのデータ・パスラインとして、および複数ビ
ットへのアクセス時のデータババスラインとして使用す
るようにしたので、Ｉ１０線対の本数を増加させること
なく、かつパスラインの構成を複雑にすることなくテス
ト動作を高速化できる。

またテストモード時のみ全てのプリアンプを活性化する
ようにしたので、消費電力の低減も併せて可能となる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例によるランダムアクセスメモ
リを示し、図において、８はメモリアレイを２分割した
一方のＡブロック、９は他方のＢブロック、１４．１５
はそれぞれＡブロック８．　Ｂブロック９のメモリセル
に接続された４組のＩ１０線対、１３はＩ１０線対１４
．１５間に設けられ、これらの間を接話するためのＩ１
０スイッチである。１０はＩ１０線対１５に接続され読
み出しモード時及びテストモード時に使用されるプリア
ンプ、１１はＩ１０線対１４に接続されテストモード時
のみに使用されるテストプリアンプ、１２はデータ書き
込み時にＩ１０スイッチ１３をコントロールするための
信号を発生するライトコントロールである。また、１６
は８ビツト分のＥＸ−ＯＲバッファである。

このように第１図に示した実施例は、×４構成テストモ
ードと同じ４本のＩ１０線対構成、また同一のモードコ
ントロール３を有しながら、８ビット同時読み出し、書
き込みのテストモードが実現可能なデータバスライン構
成を有するものである。

次に動作について説明する。

まずノーマルモードリード時においては、Ａブロックの
メモリアレイ８がアクセスされた時、４組の相補１１０
線１４にデータが読み出される。

このとき、Ｉ１０スイッチ１３への制御信号はライトコ
ントロール１２及びテストコントロール４より高いレベ
ルになっており、従ってＩ１０線対１４．１５間が接続
されて４組の相補Ｉ１０線１５にデータが転送される。

次いでプリアンプ１０によりデータが増幅され、モード
コントロール３゜ブロックセレクタ５により１ビツトの
データが端子Ｄｏｕｔに出力される。

Ｂブロックのメモリアレイ９がアクセスされた時も同様
であり、４組のＩ１０線１５上にデータが読み出される
。このときＩ１０スイッチ１３はオンしている。そして
データはプリアンプ１０を通してモードコントロール３
．ブロックセレクタ５により端子Ｄｏｕ　ｔに出力され
る。

またノーマルモードライト時は、Ａブロックのメモリア
レイ８にデータを書き込みとき、端子Ｄｉｎからのデー
タはモードコントロール３．ブロックセレクタ５により
４＆ｕのＩ１０線１５のうち１組のＩ１０線にのみデー
タが転送され、さらにＩ１０スイッチ１３を介してＩＩ
ＪＩのＩ１０線１４に転送され、Ａブロック８にデータ
が書き込まれる。

Ｂブロック９への書き込みも上記の説明と同様であり、
４組のｌ１０４９１１５のうちの１組のＩ１０線にデー
タが転送されてＢブロック９にデータが書き込まれる。

なお、このときＩ１０スイッチ１３はオンしている。

次にテストモードリード時について説明すると、メモリ
アレイムブロック８から４組のＩ１０線１４にデータが
読み出され、該データは４組のテストプリアンプ１１に
より増幅されてＥＸ−ＯＲバッファ１６に転送される。

この時テストコントロール４及びライトコントロール１
２によりＩ１０スイッチ１３はオフしている。また上記
Ａブロック８からの読み出しと同時に、Ｂブロックのメ
モリアレイ９からも４＆ｕのＩ１０線１５にデータが読
み出され、これらは４組のプリアンプ１０で増幅５れ、
モードコントロール３によりＥＸ−ＯＲバッファ１６に
転送される。これにより８ビツトデータの排他的論理和
が出力される。

またテストモードライト時は、端子Ｄｉｎからのデータ
はモードコントロール３．テストコントロール４．ブロ
ックセレクタ５により、まず４ビツトのデータが４＆＋
１のｌ１０４１１１５を介してメモリアレイブロック９
に書き込まれる。このときテストコントロール４．ライ
トコントロール１２によりＩ１０スイッチ１３はオンし
ており、従って上記Ｂブロック９への書き込みと同時に
、４組のＩ１０線１４にもデータが転送されてメモリア
レイブロック８にも４ビツトのデータが書き込まれる。

これによりメモリアレイにはトータル８ビツト分のデー
タが一括して書き込まれることとなる。

このような×８構成のテストモードを使用すれば、リー
ド・ライトのテスト時間は１／８に短縮される。

なお、上記実施例では×１の構成で、×８テストモード
構成かつ４組のＩ１０線構成であったが、語、テストモ
ード、Ｉ１０線の構成はこれに限定されるものではない
。

〔発明の効果〕

以上のように、この発明によれば、各メモリアレイブロ
ックのそれぞれとデータ人力バッファとの間にデータ・
パスラインを設けるとともに、これらの各データ・パス
ライン間を、各モードの読み出し、書き込み動作に応じ
てスイッチ手段により接話するようにし、かつテストモ
ード時のみ全ての増幅手段を活性化するようにしたので
、Ｉ１０線対の数を増加させることなく、また構成を複
雑にすることなく、例えば×４マルチテストモード構成
から×８マルチテストモード構成としてテスト時間の短
縮を図ることができ、併せて消費電力の低減を達成でき
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるランダムアクセスメ
モリのブロック図、第２図は従来のライダムアクセスメ
モリのブロック図である。 ３・・・モードコントロール、４・・・テストコントロ
ール、５・・・ブロックセレクタ、８．９・・・メモリ
アレイ、１０．１１・・・プリアンプ、１２・・・ライ
トコントロール、１３・・・Ｉ１０スイッチ、１４．１
５・・・Ｉ１０線。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）読み書き双方に対してノーマルモードとテストモ
   ードを有するランダムアクセスメモリにおいて、 それぞれが複数のメモリセルを有する複数のブロックを
   有する複数のメモリセル部と、 それぞれが上記複数のメモリセル部のそれぞれに対応し
   て配設され対応したブロックのアドレス情報によって選
   択されたメモリセルのデータが読み出される複数のデー
   タバスライン群と、 それぞれが上記複数のデータバスライン群のそれぞれに
   対応して配設され、各群は対応したデータバスライン群
   に現れるデータを増幅し、ノーマルモード時は１つが動
   作状態とされるとともに残りが非動作状態とされる複数
   の増幅手段群とを備えたことを特徴とするランダムアク
   セスメモリ。