JPS60136086A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60136086A
JPS60136086A JP58241966A JP24196683A JPS60136086A JP S60136086 A JPS60136086 A JP S60136086A JP 58241966 A JP58241966 A JP 58241966A JP 24196683 A JP24196683 A JP 24196683A JP S60136086 A JPS60136086 A JP S60136086A
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memory
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
複数ビットからなるデータをシリアルに書込み又は読み
出しを行う機能にプルモード）を持つ半導体記憶装置に
有効な技術に関するものである。
〔背景技術〕
例えば、ダイナミック型ＲＡＭ　（ランダム・アクセス
・メモリ）においては、１ビット単位でアクセスする方
式の他、ニブルモードと呼ばれるアクセス方式が提案さ
れている。このニブルモードは、第１図のタイミング図
に示すように、１回のアドレス設定によって４ビツトの
データがカラムアドレスストローブ信号ＣＡＳの立ち下
がりに同期して出力されるものである。このため、カラ
ムアドレスストローブ信号ＣＡＳによるプリチャージ期
間（ハイレベル）が必要になるため、アクセスタイムが
遅くなるという欠点がある。
〔発明の目的〕
この発明の目的は、複数ビットのデータの入出力を高速
に行える半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、複数のメモリアレイに対するデータの入出力
をカラムアドレスストローブ信号の変化タイミング信号
に同期してシリアルに行わせることによって高速アクセ
スを実現するものである。
〔実施例〕
第２図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。同図におい
ては、複数のメモリアレイのうち１つのメモリアレイＭ
ＡＲＹＩとその周辺回路が代表として示されている。な
お、これらのメモリアレイ及び周辺回路は、周知の半導
体集積回路技術によって１つの半導体基板に形成されて
いる。
同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ　）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとがらなり、論理″１’、”０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
特に制限されないが、このような微少な信号を検出する
ための基準としてダミーセルＤＣが設けられている。こ
のダミーセルＤＣは、そのキャパシタＣｄの容量値がメ
モリセルＭＣのキャパシタＣｓのはｙ゛半分あることを
除き、メモリセルＭＣと同じ製造条件、同じ設計定数で
作られている。
キャパシタＣｄは、アドレッシングに先立って、ＭＯ３
ＦＥＴＱｄ“によって接地電位に充電される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはゾ半分に等しい基準電圧を形成す
ることになる。
ＳＡは、上記アドレッシングにより生じるこのような電
位変化の差を、タイミング信号（センスアンプ制御信号
）φｐａで決まるセンス期間に拡大するセンスアンプで
あり、１対の平行に配置された相補データ線ＤＬ、ＤＬ
にその入出力ノードが結合されている。このセンスアン
プＳＡは、一対の交差結線されたＭＯ３ＦＥＴＱＩ、Ｑ
２を有し、これらの正帰還作用により、相補データ線Ｄ
Ｌ。
ＤＬに現れた微少な信号を差動的に増幅する。
相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード線ＷＬと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、
差動型のセンスアンプＳＡによって相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。
しかしながら、前述のようにハイレベルが電源電圧Ｖｃ
ｃに対して一定以上落ち込むと、何回かの読み出し、再
書込みを繰り返しているうちに論理“０″として読み取
られるところの誤動作が生じる。この誤動作を防ぐため
に設けられるのがアクティブリストア回路ＡＲである。
このアクティブリストア回路ＡＲは、ロウレベルの信号
に対して何ら影響を与えずハイレベルの信号にのみ選択
的に電源電圧Ｖｃｃの電位にブースト（昇圧）する働き
がある。
同図において代表として示されているデータ線”！ｙｊ
　Ｄ　Ｌ　、Ｄ　Ｌは、カラムスイ・ノチＣＷを構成す
るＭ０ＳＦＥＴＱ３．Ｑ４を介してコモン相補データ線
対ＣＤＬＩ、ＣＤＬＩに接続される。他の代表として示
されているデータ線対についても同様なＭＯ３ＦＥＴＱ
５．Ｑ６を介してコモン相補データ線対ＣＤＬ１．．Ｃ
ＤＬＬに接続される。このコモン相補データ線対ＣＤＬ
Ｉ、ＣＤＬＩは、後で述べるデータ出カバソファの入力
端子とデータ人カバソファの出力端子にそれぞれ接続さ
れる。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、アドレスバッ
ファＡＤＢは、ロウアドレスストローブ信号ＲＡＳによ
り形成されたタイミング信号φａｒに同期して外部アド
レス信号ＸＡＯ〜ＸＡｉを取込み、内部相補アドレス信
号を形成して、これをロウデコーダＲ−ＤＣＨに伝える
。ロウアドレスデコーダＲ−ＤＣＲは、ロウアドレスス
トローブ信号に基づいて形成されたワード線選択タイミ
ング信号φＸと上記内部相補アドレス信号を受けてアド
レス信号ＸＡＯ〜ＸＡｌ−１によって指定されたワード
線及びダミーワード線をタイミング信号φＸに同期して
選択する。また、アドレスバッファＡＤＢは、カラムア
ドレスストローブ信号ＣＡＳにより形成されたタイミン
グ信号φａｃに同期して外部アドレス信号ＹＡ０〜ＹＡ
ｉを取込み、この外部アドレス信号ＹＡＯ−ＹＡｉに従
った内部相補アドレス信号を形成してカラムデコーダＣ
−ＤＣＨに伝える。カラムデコーダｃ　−Ｉ）’ＣＲは
、カラムアドレスストローブ信号ＣＡＳに基づいて形成
されたデータ線選択タイミング信号φｙと上記内部相補
アドレス信号を受けて上記アドレス信号ＹＡＯ〜ＹＡｉ
によって指示されたデータ線を選択するところの選択動
作を行う。上記外部アドレス信号のうちアドレス信号Ｘ
Ａｉとアドレス信号ＹＡｉとは、後述するシフトレジス
タＳＲの初期□値を形成するアドレスデコーダ５Ｒ−Ｄ
ＣＲ（図示せず）に供給される。
第３図には、４ビツトのデータをシリアルに書込み又は
読み出しを行うニブルモード機能を★現する上記データ
出カバソファＤＯ’Ｂ１〜ＤＯＢ　４とデータ入カバソ
ファＤＩＢＩ〜ＤＩＢ４とその動作を制御するタイミン
グ発生回路ＴＧの一実施例のブロック図が示されている
。
特に制限されないが、この実施例では４組のメモリアレ
イＭＡＲＹＩ〜ＭＡＲＹ４が形成され、それぞれのコモ
ン相補データ線対ｃｉｔｒ、、ｘ、ＣＤ上１〜ＣＤＬ４
．ＣＤＬ４に得られた読み出し信号を増幅する４組の読
み出しアンプＲ１〜Ｒ４と、上記それぞれのコモン相補
データ線対ＣＤＬ　１゜ＣＤ上１〜ＣＤＬ４．ＣＤＬ４
に書込み信号を供給する書込みアンプＷ１〜Ｗ４とが設
けられる。
そして、上記各読み出しアンプＲ１〜Ｒ４の出力信号は
共通の出カバソファＯＢを介して外部に送出される。一
方、上記各書込みアンプの入力端子には、共通の入カバ
ソファＩＢを介して外部からの書込み信号が供給される
。このように、出カバソファＯＢと入カバソファＩＢと
を共通化した場合には、これらの回路ＯＢ、ＩＢは、特
に制限されないが、ＣＭＯ３回路゛のようなスタティッ
ク型回路によって構成される。
この実施例では、４ビツトのデータをシリアルに読み出
し又は書込みを行うため、上記読み出しアンプＲ１〜Ｒ
４と書込みアンプＷ１〜１Ｗ４とは、読み出し又は書込
み制御信号と後述するタイミング発生回路ＴＧによって
形成されたタイミング信号に従って時系列的に動作させ
られる。すなわち、ライトイネーブル信号ＷＥがハイレ
ベルなら、読み出しアンプＲ１〜Ｒ４がタイミング発生
回路ＴＧによって形成されたタイミング信号φ１〜φ４
に従って時系列的に動作し、ライトイネーブル信号ＷＥ
がロウレベルなら、書込みアンプＷ１〜Ｗ４がタイミン
グ発生回路ＴＧによって形成されたタイミング信号φ１
〜φ４に従って時系列的に動作する。
タイミング発生回路ＴＧは、カラムアドレスストローブ
信号ＣＡＳを受けるエツジトリガ回路ＥＧと、シフトレ
ジスタＳＲとにより構成される。
上記エツジトリガ回路ＥＧは、特に制限されないが、上
記カラムアドレスストローブ信号ＣＡＳと、その遅延信
号ＣＡＳ’　を形成して排他的論理和回路に供給するこ
とによって、カラムアドレスストローブ信号εＸ１の変
化タイミングを検出する。
なお、最初の変化タイミングには、応答しないようにさ
れている。このようにして形成されたタイミング信号Ｅ
Ｇは、シフトレジスタＳＲのシフトクロックとして利用
される。シフトレジスタＳＲは、４ビツトのシフトレジ
スタであり、上記アドレス信号ＸＡｉとＹＡｉとを受け
たアドレスデコーダ５Ｒ−ＤＣＲからのデコード信号に
よって初期値が設定される。これにより、シフトレジス
タＳＲは、その４ビツトのうちアドレス信号ＸＡｌとＹ
Ａｉとによって指示された１ビツトが論理“１１にされ
、残りの３ビツトが論理″０”にされて初期設定がされ
る。上記論理“１°の情報は、上記シフトクロックに従
って順次右方向にシフトされ、最終段出力は初段側に帰
還される。
上記シフトレジスタＳＲの各段から４つのタイミング信
号φ１〜φ４が形成され、それぞれ対応するアンプＲ／
Ｗｌ〜Ｒ／ｗａに供給される。
この実施例回路の読み出し動作を第５図のタイミング図
に従って説明する。
ロウアドレスストローブ信号ＲＡＳがロウレベルになる
と、上述のようにＸ系のアドレッシングが行われ、デー
タ線ＤＬに読み出し信号が現れる。
次いで、カラムアドレスストローブ信号ＣＡＳがロウレ
ベルになると、上述のようにＹ系のアドレッシングが行
われ、４つのメモリアレイからそれぞれ１つのメモリセ
ルが選択され、メモリセルからの読み出し信号がコモン
相補データ線対ＣＤＬ１、ＣＤＬＩ〜ＣＤＬ４．ＣＤＬ
４に得られる。
そして、上記アドレス信号ＸＡｉ、ＹＡｌによって、シ
フトレジスタＳＲの例えば初段回路が論理“１１に設定
され、これによりタイミング信号φｌがハイレベルにさ
れる。ライトイネーブル信号ＷＥがハイレベル（図示せ
ず）にされている場合、このタイミング信号φ１によっ
て読み出しアンプＲ１が動作する。これによって、出カ
バソファＯＢからは、メモリアレイＭ−ＡＲＹ１からの
読み出し信号が最初に出力される０次に、カラムアドレ
スストローブ信号ＣＡＳをハイレベルに変化させると、
エツジトリガ回路ＥＧからシフトクロックが送出される
ので、シフトレジスタＳＲの論理″ｌ”が次段にシフト
される。これによって、タイミング信号φ２がハイレベ
ルになるので、読み出しアンプＲ１に代わって読み出し
アンプＲ２が動作する争これによって、出カバソファＯ
Ｂからは、メモリアレイＭ−ＡＲＹ２からの読み出し信
号が出力される。以下、同様にしてカラムアドレススト
ローブ信号ＣＡＳが変化する度に、シフトレジスタＳＲ
の論理″１″がシフトされるので、メモリアレイＭ−Ａ
ＲＹ３．メモリアレイＭ−ＡＲＹ４からの読み出し信号
が順次出力される。このような最初に読み出しを行うメ
モリアレイの設定は、上記アドレス信号ＸＡｉとＹＡｉ
の設定によって任意に行われる。
なお、書込み動作は、上記カラムアドレスストローブ信
号ＣＡＳの変化タイミングに同期して外部端子Ｄｉｎに
書込みデータを供給すれば、上記同ｌ様にして、次々に
書込みアンプｗ１〜ｗ４が動作するので、４つのメモリ
アレイへの書込みが順次行われる。
１８４図には、上記データ出カバソファＤＯＢ　１〜Ｄ
ＯＢ４の一実施例の回路図が示されている。
上記読み出しアンプ（メインアンプ）Ｒ１−Ｒ４（図示
せず）からの増幅出力信号は、それぞれ次の駆動段回路
ＤＶＩ〜ＤＶ４に供給される。同図では、代表として駆
動段回路ＤＶＩとＤＶ４とが代表として示されている。
すなわち、駆動段回路ＤＶＩは、タイミング信号φ１が
供給される端子と回路の接地電位点との間に設けられ、
上記読み出しアンプＲ１からの相補データ信号ｄｏｕｔ
ｌ。
ｄｏｕｔｌを交差的に受けるブシュプル形態のＭＯ３Ｆ
ＥＴＱＩＯ，Ｑｌ２及びＱｌｌ、Ｑｌ３によって構成さ
ている。すなわち、反転出力信号ｄ　ｏｕｔｌは、ＭＯ
３ＦＥＴＱＩ　ＯとＱｌ３のゲートに供給され、非反転
出力信号ｄ　ｏｕｔｌはＭＯ３ＦＥＴＱＩｌとＱｌ２の
ゲートに供給される。　上記ＭＯ３ＦＥＴＱＩＯとＱｌ
２及びＭＯ５ＦＥＴＱＩ　ｌとＱｌ３の接続点から得ら
れた信号は、次のブシュプル形態の出力ＭＯ３ＦＥＴＱ
Ｉ　４．Ｑｌ　ｌゲートに供給される。すわなち、ＭＯ
３ＦＥＴＱＩ０とＱｌ２の接続点の信号は、接地電位側
の出力’ＭＯ３ＦＥＴＱ１５のゲートに供給される。上
記ＭＯ３ＦＥＴＱＩ　１とＱｌ３の接続点の信号は、電
源電圧Ｖｃｅ側の出力ＭＯ３ＦＥＴＱＩ　４のゲートに
供給される。
残りの駆動段回路ＤＶ２〜ＤＶ４と出力回路ＯＢ２〜Ｏ
Ｂ４も上記類似の回路により構成される。
そして、出力回路０８１〜ＯＢ４の出力端子は共通化さ
れて、言い換えるならば、ワイヤードオア構成とされて
１つの出力端子Ｄｏｕｔに接続される。
上記各駆動段回路ＤＶＩ〜ＤＶ４に供給するタイミング
信号φｌ〜φ４は、上記第３図のタイミング発生回路Ｔ
Ｇによって形成される。
タイミング発生回路ＴＧは、２ビツトのアドレス信号Ａ
ＸＩとＡＹｉとにより指定された最初に出力するメモリ
アレイから順にカラムアドレスストローブ信号の変化タ
イミングに従ってタイミング信号φｌ〜φ４を形成する
。したがって、上記第５図のタイミング図に示すように
、４つの駆動段回路ＤＶＩ〜ＤＶ４がタイミング発生回
路ＴＧによって形成されたタイミング信号φ１〜φ４に
従って択一的に次々に動作するので、４つのメモリアレ
イからの読み出し信号がシリアルに出力されものとなる
。
なお、タイミング信号φ１〜φ４のロウレベルによって
不動作状態にされた駆動段回路Ｄｖｌ〜ＤＶ４は、その
出力がロウレベルにされるので、出力回路ＯＢＩ〜ＯＢ
４はハイインピーダンス状態となり、上記タイミング信
号φ１〜φ４のハイレベルによって動作状態にされた駆
動段回路ＤＶ１−ＤＶ４を通して供給された信号を受け
る出力バッファＯＢＩ〜ＯＢ４の出力信号が外部出力端
子Ｄｏｕｔから送出されるものである。
（効　果〕 （１）カラムアドレスストローブ信号の変化毎に、複数
のメモリアレイに対する書込み又は読み出しを行うこと
ができるので、高速化を図ることができるという効果が
得られる。ちなみに、カラムアドレスストローブ信号に
よってプリチャージを行う出力回路を用いた場合には、
約３０１３ものプリチャージ期間を要するので、４ビツ
トの読み出しには全体で約３３０　ｎａもの時間を費や
すものとなってしまう、これに対して上記のようにカラ
ムアドレスストローブ信号の変化タイミング毎に読み出
しを行うと、全体で約２４０　ｎａで読み出しを行うこ
とができる。
（２）複数のメモリアレイからの信号をそれぞれ受ける
読み出し回路に対して共通の出力バッフ１を用いた場合
には、比較的簡単な回路によって高速読み出し化を実現
できるという効果が得られる。
（３）複数のメモリアレイからの信号をそれぞれ駆動段
回路と出力バッファ回路とを用いて出力させるような回
路構成とした場合には、上記駆動段回路を時系列的に動
作させるか同時に動作させるという簡単な回路変更によ
って、複数ビットのデータをシリアル又はパラレルに読
み出すことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
の数とその周辺回路の数は、必要に応じて種々の変形を
採ることができるものである。第３図における各回路の
具体的回路構成は、上記動作を行うものであれば何であ
ってもよい。上記第４図の実施例における駆動段回路は
、タイミング信号に従ってその不動作期間には出力回路
をハイインピーダンス状態にし、動作期間にはメインア
ンプからの信号を出力回路に供給するものであれば何で
あってもよい。
〔利用分野〕
この発明は、アドレスストロ−１１６号に従ってアドレ
ス信号を多重化して供給する半導体記憶装置に広（利用
できる。
【図面の簡単な説明】
第１図は、この発明に先立って提案されているニブルモ
ードを説明するためのタイミング図、第２図は、この発
明の一実施例を示す回路図、第３図は、そのデータ出力
バッファとデータ人力バッファＤＩＢＩ〜ＤＩＲ４及び
その動作を制御するタイミング発生回路ＴＧの一実施例
を示すブロック図、 第４図は、上記データ出力バッファの他の一実施例を示
す回路図、 第５ＶＩ！Ｊは、上記第３図及び第４図の実施例回路の
動作の一例を説明するためのタイミング図である。 ＭＡＲＹＩ〜ＭＡＲＹ４・・メモリアレイ、ＭＣ・・メ
モリセル、ＤＣ・・ダミーセル、ｃｗ・・カラムスイッ
チ、ｓＡ・・センスアンプ、ＡＲ・・アクティブリスト
ア回路、ＲＣ−ＤＣＲ・・ロウ／カラムデコーダ、ＡＤ
Ｂ・・アドレスバッファ・ＤＯＢ・・データ出力バッフ
ァ、ＤＩＢ・・データ人力バッファ、Ｒ１−Ｒ４・・読
み出しアンプ、Ｗ１〜ｗ４・・書込みアンプ、ｏＢ１〜
ＯＢ４・・出カバソファ、ＩＢＩ〜ＩＢ４・・入カバソ
ファ、ＤＶＩ−ＤＶ４・・駆動段回路、ＳＲ・・シフト
レジスタ、ＴＧ・・タイミング発生回路 第　３　図 第　４　図 ｋｆＡＲγｌ 第　５　図

Claims (1)

  1. 【特許請求の範囲】 １、複数のメモリアレイと、各メモリアレイからの読み
    出し信号をカラムアドレスストローブ信号の変化タイミ
    ング信号に同期してシリアルに出力する出力回路とを含
    むことを特徴とする半導体記憶装置。 ２、上記出力回路は、上記複数のメモリアレイからの読
    み出し信号をそれぞれ増幅するメインアンプと、このメ
    インアンプの出力信号を受け、上記カラムアドレススト
    ローブ信号の変化タイミング信号に従って動作し、その
    出力信号を３状態出力機能を持つ出力バッファに供給す
    る駆動段回路とを含むものであることを特徴とする特許
    請求の範囲第１項記載の半導体記憶装置。 ３、上記出力回路は、複数のメモリアレイからの読み出
    し信号をそれぞれ受け、カラムアドレスストローブ信号
    の変化タイミングに従って時系列的に動作するメインア
    ンプと、これらのメインアンプに対して共通に設けられ
    るスタティック型の出カバソファとを含むものであるこ
    とを特徴とする特許請求の範囲第１項記載の半導体記憶
    装置。 ４、カラムアドレスの変化タイミング信号は、カラムア
    ドレスストローブ信号とその反転遅延信号とを受ける排
    他的論理和回路によって形成されるものであることを特
    徴とする特許請求の範囲第１、第２又は第３項記載の半
    導体記憶装置。
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