JPH0572039B2 - - Google Patents

Info

Publication number
JPH0572039B2
JPH0572039B2 JP61179741A JP17974186A JPH0572039B2 JP H0572039 B2 JPH0572039 B2 JP H0572039B2 JP 61179741 A JP61179741 A JP 61179741A JP 17974186 A JP17974186 A JP 17974186A JP H0572039 B2 JPH0572039 B2 JP H0572039B2
Authority
JP
Japan
Prior art keywords
data
data bus
bus line
test mode
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61179741A
Other languages
English (en)
Other versions
JPS6337894A (ja
Inventor
Kazutami Arimoto
Kyohiro Furuya
Koichiro Masuko
Norimasa Matsumoto
Yoshio Matsuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61179741A priority Critical patent/JPS6337894A/ja
Priority to US07/077,306 priority patent/US4873669A/en
Publication of JPS6337894A publication Critical patent/JPS6337894A/ja
Priority to US07/912,135 priority patent/US5293598A/en
Publication of JPH0572039B2 publication Critical patent/JPH0572039B2/ja
Priority to US08/149,540 priority patent/US5375088A/en
Priority to US08/632,967 priority patent/US5636163A/en
Priority to US08/803,298 priority patent/US5867436A/en
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ランダムアクセスメモリ（以下
RAMと記す）に関し、特に大容量MOSRAMの
データ・バスラインの構成法に関するものであ
る。
〔従来の技術〕
第２図に従来のMOSダイナミツクRAMのデー
タ・バスラインの構成法を示す。近年MOSダイ
ナミツクRAMの大容量化が進むにつれて、その
テストに要する時間が問題となり、ISSCC技術論
文ダイジエスト（Ｍ，Kumanoya et al.，
ISSCC Dig.Tech.Papers）pp.240（1985）で見ら
れるように、1MビツトDRAMでは×１構成の場
合、×４構成としてのテストモード機能を活用す
ることでテスト時間を短縮することが提案されて
いる。
上記第２図は、×１構成のMOSダイナミツク
RAMで×４構成のテストモード機能を有した
MOSダイナミツクRAMのブロツク図を示したも
のであり、図において、１はメモリセルアレイ、
２はメモリセルアレイ１から読み出されたＩ／Ｏ
線上のデータを検出、増幅するプリアンプ群、３
はノーマルモード時とテストモード時の切り換え
制御を行うモードコントロール、４はテストモー
ドコントロールクロツク発生器、５はノーマルモ
ード時に読み出された４つのデータのうちの１つ
の出力データを選択するブロツクセレクタ、６は
テストモード時の４つのデータのEX−ORをと
り、テストデータを出力するバツフアである。ま
た、７は４組みの相補のデータ線（Ｉ／Ｏ線）で
ある。
次に動作について説明する。
まずノーマルモード時には、モードコントロー
ル３はノーマルモードに制御されている。この状
態においてメモリセルアレイ１より４本の相補の
Ｉ／Ｏ線７にそれぞれデータが読み出され、各
Ｉ／Ｏ線に接続されたプリアンプ２によりデータ
が検出、増幅される。しかる後にこの４つのデー
タがブロツクセレクタ５に読み出され、そのうち
のアドレスに対応した１ビツトが出力される。こ
の時メモリセルアレイがＮビツトより形成されて
いる場合、全ビツトの読み出し時間は、 （サイクルタイムtc）×Ｎ＝Ｎ・tc となる。
次にテストモード時について説明すると、上記
と同様にＩ／Ｏ線を介してプリアンプ２に４つの
データが読み出される。次いでテストモードコン
トロールクロツク発生器４からのテストコントロ
ール信号によりモードコントロール３がテストモ
ードとして動作し、４つのデータはEX−ORバ
ツフア６に転送され、これによりテスト結果が出
力される。このときの読み出し時間は（Ｎ・
tc）／４となる。
ノーマルモード時の書き込みは、Din端子より
ブロツクセレクタ５、モードコントロール３を介
して１組のＩ／Ｏ線にのみデータが転送される。
またテストモード時の書き込み動作時は、ブロツ
クセレクタ５、モードコントロール３の制御によ
り４本のＩ／Ｏ線に同一のデータが転送され、４
ビツト同時に同じデータが書き込まれる。従つ
て、読み出し時と同様にテストモード時は書き込
み時間がノーマルモードに比して1/4になる。
〔発明が解決しようとする問題点〕
従来の×４テストモードでは、今後さらに大容
量化が進むとテスト時間が問題となると考えら
れ、×８構成のテストモード、×16構成のテストモ
ード等を実施する必要がある。しかしこの場合、
従来の方式ではＩ／Ｏ線を８組、16組で構成する
必要があり、バスライン構成の複雑化、配線数増
加によるチツプ面積増大などの問題が生じてく
る。
この発明は、上記のような問題点を解消するた
めになされたもので、例えば×４のテストモード
を×８にできる等により、Ｉ／Ｏ線の本数を増加
させることなくテストモード機能を向上でき、バ
スライン構成も複雑にすることなくテスト時間の
短縮化を図ることのできるランダムアクセスメモ
リを得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るランダムアクセスメモリは、そ
れぞれが複数のメモリセルを有する第１、第２の
メモリブロツクを有するメモリセル部と、それぞ
れが上記第１、第２のメモリブロツクに対応して
複数配設され、対応したブロツクのアドレス情報
によつて選択されたメモリセルのデータが読み出
される第１、第２のデータバスライン群と、この
第１、第２のデータバスライン群の対応する各デ
ータバスライン間に複数配設され、通常動作時は
オンしテストモード時はオフする複数のスイツチ
手段を有するスイツチ手段群と、上記第１および
第２のデータバスライン群に対応して複数配設さ
れ、上記第１または第２のいずれか一方のデータ
バスライン群に対応するものは通常動作時および
テストモード時に増幅動作を行い他の一方のデー
タバスライン群に対応するものはテストモード時
のみ増幅動作を行うように設定された複数の増幅
手段群とを設けるように構成したものである。
〔作用〕
この発明においては、メモリアレイブロツクに
接続されるデータ・バスライン間を、各モードの
読み出し動作に応じて適宜切断制御し、上記デー
タ・バスラインを１つのデータ・バスラインとし
て、及び複数ビツトへのアクセス時のデータ・バ
スラインとして使用し、Ｉ／Ｏ線対の本数を増加
させることなく、かつバスラインの構成を複雑に
することなくテストモード機能のマルチビツト化
を実現する。
〔実施例〕
以下、本発明の実施例を図について説明する。
第１図において、８はメモリアレイを２分割した
一方のＡブロツク、９は他方のＢブロツク、１
４，１５はそれぞれＡブロツク８、Ｂブロツク９
のメモリセルに接続された４組のＩ／Ｏ線対、１
３はＩ／Ｏ線対１４，１５間に設けられ、これら
の間を接断するためのＩ／Ｏスイツチである。１
０はＩ／Ｏ線対１５に接続され読み出しモード時
及びテストモード時に使用されるプリアンプ、１
１はＩ／Ｏ線対１４に接続されるテストモード時
のみに使用されるテストプリアンプ、１２はデー
タ書き込み時にＩ／Ｏスイツチ１３をコントロー
ルするための信号を発生するライトコントロール
である。また、１６は８ビツト分のEX−ORバ
ツフアである。
このように第１図に示した実施例は、×４構成
テストモードと同じ４本のＩ／Ｏ線対構成、また
同一のモードコントロール３を有しながら、８ビ
ツト同時読み出し、書き込みのテストモードが実
現可能なデータバスライン構成を有するものであ
る。
次に動作について説明する。
まずノーマルモードリード時においては、Ａブ
ロツクのメモリアレイ８がアクセスされた時、４
組の相補Ｉ／Ｏ線１４にデータが読み出される。
このとき、Ｉ／Ｏスイツチ１３への制御信号はラ
イトコントロール１２及びテストコントロール４
により高レベルになつており、従つてＩ／Ｏ線対
１４，１５間が接続されて４組の相補Ｉ／Ｏ線１
５にデータが転送される。次いでプリアンプ１０
によりデータが増幅され、モードコントロール
３、ブロツクセレクタ５により１ビツトのデータ
が端子Doutに出力される。
Ｂブロツクのメモリアレイ９がアクセスされた
時も同様であり、４組のＩ／Ｏ線１５上にデータ
が読み出される。このときＩ／Ｏスイツチ１３は
オンしている。そしてデータはプリアンプ１０を
通してモードコントロール３、ブロツクセレクタ
５により端子Doutに出力される。
またノーマルモードライト時は、Ａブロツクの
メモリアレイ８にデータを書き込むとき、端子
Dinからのデータはモードコントロール３、ブロ
ツクセレクタ５により４組のＩ／Ｏ線１５のうち
１組のＩ／Ｏ線にのみデータが転送され、さらに
Ｉ／Ｏスイツチ１３を介して１組のＩ／Ｏ線１４
に転送され、Ａブロツク８にデータが書き込まれ
る。
Ｂブロツク９への書き込みも上記説明と同様で
あり、４組のＩ／Ｏ線１５のうちの１組のＩ／Ｏ
線にデータが転送されてＢブロツク９にデータが
書き込まれる。なお、このときＩ／Ｏスイツチ１
３はオンしている。
次にテストモードリード時について説明する
と、メモリアレイＡブロツク８から４組のＩ／Ｏ
線１４にデータが読み出され、該データは４組の
テストプリアンプ１１により増幅されてEX−
ORバツフア１６に転送される。この時テストコ
ントロール４及びライトコントロール１２により
Ｉ／Ｏスイツチ１３はオフしている。また上記Ａ
ブロツク８からの読み出しと同時に、Ｂブロツク
のメモリアレイ９からも４組のＩ／Ｏ線１５にデ
ータが読み出され、これらは４組のプリアンプ１
０で増幅され、モードコントロール３によりEX
−ORバツフア１６に転送される。これにより８
ビツトデータの排他的論理和が出力される。
またテストモードライト時は、端子Dinからの
データはモードコントロール３、テストコントロ
ール４、ブロツクセレクタ５により、まず４ビツ
トのデータが４組のＩ／Ｏ線１５を介してメモリ
アレイＢブロツク９に書き込まれる。このときテ
ストコントロール４、ライトコントロール１２に
よりＩ／Ｏスイツチ１３はオンしており、従つて
上記Ｂブロツク９への書き込みと同時に、４組の
Ｉ／Ｏ線１４にもデータが転送されてメモリアレ
イブロツク８にも４ビツトのデータが書き込まれ
る。これによりメモリアレイにはトータル８ビツ
ト分のデータが一括して書き込まれることとな
る。
このような×８構成のテストモードを使用すれ
ば、リード・ライトのテスト時間は1/8に短縮さ
れる。
なお、上記実施例では×１の構成で、×８テス
トモード構成かつ４組のＩ／Ｏ線構成であつた
が、語、テストモード、Ｉ／Ｏ線の構成はこれに
限定されるものではない。
〔発明の効果〕
以上のように、この発明に係るランダムアクセ
スメモリによれば、それぞれが複数のメモリセル
を有する第１、第２のメモリブロツクを有するメ
モリセル部と、それぞれが上記第１、第２のメモ
リブロツクに対応して複数配設され、対応したブ
ロツクのアドレス情報によつて選択されたメモリ
セルのデータが読み出される第１、第２のデータ
バスライン群と、この第１、第２のデータバスラ
イン群の対応する各データバスライン間に複数配
設され、通常動作時はオンしテストモード時はオ
フする複数のスイツチ手段を有するスイツチ手段
群と、上記第１および第２のデータバスライン群
に対して複数配設され、上記第１または第２のい
ずれか一方のデータバスライン群に対応するもの
は通常動作時およびテストモード時に増幅動作を
行い他の一方のデータバスライン群に対応するも
のはテストモード時のみ増幅動作を行うように設
定された複数の増幅手段群とを設けるように構成
したので、Ｉ／Ｏ線対の数を増加させることな
く、また構成を複雑にすることなく、例えば×４
マルチテストモード構成から×８マルチテストモ
ード構成にしてテスト時間の短縮を図ることがで
きる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるランダムア
クセスメモリのブロツク図、第２図は従来のラン
ダムアクセスメモリのブロツク図である。 ３……モードコントロール、４……テストコン
トロール、５……ブロツクセレクタ、８，９……
メモリアレイ、１０，１１……プリアンプ、１２
……ライトコントロール、１３……Ｉ／Ｏスイツ
チ、１４，１５……Ｉ／Ｏ線。なお図中同一符号
は同一又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれが複数のメモリセルを有する第１、
    第２のメモリブロツクを有するメモリセル部と、 それぞれが上記第１、第２のメモリブロツクに
    対応して複数配設され、対応したブロツクのアド
    レス情報によつて選択されたメモリセルのデータ
    が読み出される第１、第２のデータバスライン群
    と、 この第１、第２のデータバスライン群の対応す
    る各データバスライン間に複数配設され、通常動
    作時はオンしテストモード時はオフする複数のス
    イツチ手段を有するスイツチ手段群と、 上記第１および第２のデータバスライン群に対
    応して複数配設され、上記第１または第２のいず
    れか一方のデータバスライン群に対応するものは
    通常動作時およびテストモード時に増幅動作を行
    い他の一方のデータバスライン群に対応するもの
    はテストモード時のみ増幅動作を行うように設定
    された複数の増幅手段群とを備えたことを特徴と
    するランダムアクセスメモリ。
JP61179741A 1986-07-30 1986-07-30 ランダムアクセスメモリ Granted JPS6337894A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP61179741A JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ
US07/077,306 US4873669A (en) 1986-07-30 1987-07-24 Random access memory device operable in a normal mode and in a test mode
US07/912,135 US5293598A (en) 1986-07-30 1992-07-09 Random access memory with a plurality of amplifier groups
US08/149,540 US5375088A (en) 1986-07-30 1993-11-09 Random access memory with plurality of amplifier groups
US08/632,967 US5636163A (en) 1986-07-30 1996-04-16 Random access memory with a plurality amplifier groups for reading and writing in normal and test modes
US08/803,298 US5867436A (en) 1986-07-30 1997-02-20 Random access memory with a plurality amplifier groups for reading and writing in normal and test modes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61179741A JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP1285222A Division JPH02244481A (ja) 1989-10-31 1989-10-31 ランダムアクセスメモリ
JP1285223A Division JPH02244490A (ja) 1989-10-31 1989-10-31 ランダムアクセスメモリ

Publications (2)

Publication Number Publication Date
JPS6337894A JPS6337894A (ja) 1988-02-18
JPH0572039B2 true JPH0572039B2 (ja) 1993-10-08

Family

ID=16071055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61179741A Granted JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ

Country Status (2)

Country Link
US (3) US4873669A (ja)
JP (1) JPS6337894A (ja)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293598A (en) * 1986-07-30 1994-03-08 Mitsubishi Denki Kabushiki Kaisha Random access memory with a plurality of amplifier groups
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPH02146199A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体記憶装置のテスト回路
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JP2717712B2 (ja) * 1989-08-18 1998-02-25 三菱電機株式会社 半導体記憶装置
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
JPH02244481A (ja) * 1989-10-31 1990-09-28 Mitsubishi Electric Corp ランダムアクセスメモリ
JPH04212799A (ja) * 1990-01-31 1992-08-04 Nec Ic Microcomput Syst Ltd テスト回路内蔵半導体メモリ
US5675544A (en) * 1990-06-25 1997-10-07 Texas Instruments Incorporated Method and apparatus for parallel testing of memory circuits
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
JPH04225182A (ja) 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
JP2826389B2 (ja) * 1991-04-17 1998-11-18 日本電気アイシーマイコンシステム株式会社 半導体メモリ装置
JP2812004B2 (ja) * 1991-06-27 1998-10-15 日本電気株式会社 スタティック型ランダムアクセスメモリ装置
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
JPH0684396A (ja) * 1992-04-27 1994-03-25 Nec Corp 半導体記憶装置
JPH06203597A (ja) * 1992-09-25 1994-07-22 Nec Corp ダイナミックｒａｍ
JP2845713B2 (ja) * 1993-03-12 1999-01-13 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
US5377144A (en) * 1993-07-27 1994-12-27 Texas Instruments Inc. Memory array reconfiguration for testing
US5383157A (en) * 1993-08-06 1995-01-17 Cypress Semiconductor Corporation Parallel TESTMODE
JPH0793997A (ja) * 1993-09-24 1995-04-07 Nec Corp スタティック型半導体記憶装置
KR100336951B1 (ko) * 1994-04-29 2002-10-09 텍사스 인스트루먼츠 인코포레이티드 병렬블럭기입동작을사용하여메모리회로를테스팅하기위한방법및장치
US5808502A (en) * 1995-06-05 1998-09-15 Hewlett-Packard Co. Parallel micro-relay bus switch for computer network communication with reduced crosstalk and low on-resistance using charge pumps
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
TW334532B (en) * 1996-07-05 1998-06-21 Matsushita Electric Industrial Co Ltd The inspection system of semiconductor IC and the method of generation
US6011748A (en) * 1996-10-03 2000-01-04 Credence Systems Corporation Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6031772A (en) * 1997-06-20 2000-02-29 Oki Electric Industry Co., Ltd. Semiconductor memory device having floating gate transistors
US5953284A (en) 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6009026A (en) * 1997-07-28 1999-12-28 International Business Machines Corporation Compressed input/output test mode
US6011732A (en) 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
JPH11297096A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体記憶装置
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6115303A (en) * 1998-10-09 2000-09-05 Micron Technology, Inc. Method and apparatus for testing memory devices
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6320811B1 (en) * 1998-12-10 2001-11-20 Cypress Semiconductor Corp. Multiport memory scheme
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000339996A (ja) * 1999-05-31 2000-12-08 Nec Corp 半導体記憶装置およびそのバーンインテスト方法
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
JP2001210095A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp メモリモジュール
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6735546B2 (en) 2001-08-31 2004-05-11 Matrix Semiconductor, Inc. Memory device and method for temperature-based control over write and/or read operations
US6724665B2 (en) 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
KR100443355B1 (ko) * 2001-12-14 2004-08-09 주식회사 하이닉스반도체 테스트모드와 정상모드에서 공통버스를 사용하는 반도체 메모리 소자
JP2004103061A (ja) * 2002-09-05 2004-04-02 Renesas Technology Corp 半導体記憶装置
DE10245712A1 (de) * 2002-10-01 2004-04-22 Infineon Technologies Ag Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7057958B2 (en) * 2003-09-30 2006-06-06 Sandisk Corporation Method and system for temperature compensation for memory cells with temperature-dependent behavior
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
EP1922030B1 (en) 2005-09-07 2015-12-30 Medtentia International Ltd Oy A device and method for improving the function of a heart valve
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
JP4916769B2 (ja) * 2006-05-22 2012-04-18 株式会社水道技術開発機構 分岐管接続装置と分岐管接続工法
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
WO2008042403A2 (en) 2006-10-03 2008-04-10 Inapac Technologies, Inc. Memory accessing circuit system
US20080163013A1 (en) * 2006-12-29 2008-07-03 Robert James Landers Memory testing system and method
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
KR101903520B1 (ko) * 2012-01-06 2018-10-04 에스케이하이닉스 주식회사 반도체 장치
CN107705820B (zh) * 2017-11-08 2024-03-26 长鑫存储技术有限公司 一种测试模式复用器以及存储芯片
CN108447522B (zh) * 2018-03-28 2019-03-08 长鑫存储技术有限公司 存储器装置的测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495603A (en) * 1980-07-31 1985-01-22 Varshney Ramesh C Test system for segmented memory
JPS57105897A (en) * 1980-12-23 1982-07-01 Fujitsu Ltd Semiconductor storage device
JPS57189397A (en) * 1981-05-14 1982-11-20 Toshiba Corp Semiconductor storage device
JPS57203290A (en) * 1981-06-09 1982-12-13 Mitsubishi Electric Corp Ic memory
JPS59175094A (ja) * 1983-03-22 1984-10-03 Mitsubishi Electric Corp 半導体メモリ
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
JPS60205897A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
JPS60261148A (ja) * 1984-06-07 1985-12-24 Mitsubishi Electric Corp 半導体装置
JPH0687360B2 (ja) * 1984-08-22 1994-11-02 株式会社日立製作所 半導体記憶装置
KR900005666B1 (ko) * 1984-08-30 1990-08-03 미쓰비시전기 주식회사 반도체기억장치
JPS61258399A (ja) * 1985-05-11 1986-11-15 Fujitsu Ltd 半導体集積回路装置
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
US5293598A (en) * 1986-07-30 1994-03-08 Mitsubishi Denki Kabushiki Kaisha Random access memory with a plurality of amplifier groups

Also Published As

Publication number Publication date
JPS6337894A (ja) 1988-02-18
US4873669A (en) 1989-10-10
US5867436A (en) 1999-02-02
US5636163A (en) 1997-06-03

Similar Documents

Publication Publication Date Title
JPS6337894A (ja) ランダムアクセスメモリ
KR0139874B1 (ko) 동기형 다이나믹 랜덤 억세스 메모리
JPS62250593A (ja) ダイナミツク型ｒａｍ
JPS60136086A (ja) 半導体記憶装置
KR100695435B1 (ko) 반도체 메모리 소자
JPS61107448A (ja) メモリ・システム
US5519712A (en) Current mode test circuit for SRAM
US5699300A (en) Divided wordline memory arrangement having overlapping activation of wordlines during continuous access cycle
GB2327272A (en) Integrated circuit with means for outputting data from a number of internal data channels via a lower number of ouput contact pads
US7280427B2 (en) Data access circuit of semiconductor memory device
JPH0589663A (ja) 半導体記憶装置およびその出力制御方法
JPH05342855A (ja) 半導体メモリ回路
KR19990083157A (ko) 반도체 메모리 장치와 불량 메모리 셀 구제 방법
US6330198B1 (en) Semiconductor storage device
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
US8488400B2 (en) Multi-port memory device
EP0788107A3 (en) Semiconductor memory device
US5375088A (en) Random access memory with plurality of amplifier groups
JPH02244490A (ja) ランダムアクセスメモリ
JPH02244481A (ja) ランダムアクセスメモリ
JPH0713860B2 (ja) 半導体記憶装置
JP2862943B2 (ja) 半導体メモリ装置
JPH07282583A (ja) 半導体メモリ
JP3775929B2 (ja) 半導体記憶装置とその制御方法
JPH01140489A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term