JPH02244493A - ディジタル・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＩＬ上立且ユ１１ 本発明はディジタル・メモリ・システムに関連し、詳細
には高速静的ランダム・アクセス・メモリ（ＲＡＭ）シ
ステムに関する。

来の　　　び問題点 例えば本発明の譲受人に譲渡された米国特許番号第４，
６６５．５０８号に説明されているような、高速静的Ｒ
ＡＭシスデムにおいて、高いビット線キャパシタンスと
、比較的に低いレベルのビット線充２４電流の組合せは
、低いビット線のスイングを必要とする。従って、従来
の静的ＲＡＭ設計は、十分に信号を拡大するために、比
較的に複雑で消費電力の多い回路を利用してきた。たと
えそうでも、センス増幅器の利得は、メモリ動作の速度
において、即ちメモリ・セルからのデータの読出しにお
いて、制限要因であった。即ち、隣接する回路を適切に
動作させるよう、十分な強度の信号を発生させるために
、所定のレベルの増幅に対して、最低のビット線スイン
グ電圧が提供されねばならない。

電圧スイング■を発生させるのに、反応時間ｔが電圧に
比例する。即ち、 Ｖ−１ｔ／に こでＩはビット線充′１１ｍ流で、Ｃはビット線キャパ
シタンスである。メモリ動作をより高速にするため、反
応時間を最低にすることが望ましい。

静的ＲＡＭ装置の密度を増加させる工程において、回路
の構成要素が占める領域と同様、電力消散も最低にする
ことが望ましい。

を解決するための手段及び作用 本発明は、選択されたメモリ・セルの状態に対応する増
幅ビット線信号を提供するように接続された増幅器トラ
ンジスタを含むようなディジタル・メモリ・システムを
提供する。このシステムは、ビット線に対して電流源と
して機能し、また増幅器トランジスタに対して角筒装置
として機能するよう配置された、ビット線プルアップ・
トランジスタを含むことにより、前述した高速回路にあ
る幾つかの制限を克服する。

一般的に、システムには一列のメモリ・セルと、メモリ
・セルを選択するよう接続された複数のワード線がある
。ビット線は列の各メモリ・セルに接続され、また第一
、第二、及び第三の端子を有するビット線プルアップ・
トランジスタは、第二の端子において電流漁を形成する
ように配置される。増幅器トランジスタの第一と第二の
ソース／ドレイン電極は、それぞれプルアップ・トラン
ジスタの第二の端子とビット線に接続される。増幅器ト
ランジスタのゲート電極は、バイアス電圧を受けるよう
接続される。選択されたメモリ・セルの状態に対応する
増幅ビット線信号は、プルアップ・トランジスタと増幅
器トランジスタの間の出力ノードで得られる。

メモリ・システムの好ましい実施例は、列の各メモリ・
セルに接続された第一と第二のビット線を含む。ビット
線プルアップ・トランジスタと増幅器トランジスタは、
前述したように各ビット線と関連している。第一のプル
アップ・トランジスタと増幅器トランジスタの間の出力
ノードは、選択されたメモリ・セルの状態に対応する増
幅ビット線信号を提供し、一方、第二のプルアップ・ト
ランジスタと第二の増幅器トランジスタの間の第二の出
力ノードは、選択されたメモリ・セルの逆の状態に対応
する増幅ビット線信号を提供する。

好ましい実施例では、第一の増幅器トランジスタのゲー
ト電極は、第二の増幅器トランジスタの第二のソース／
ドレイン電極に接続され、第二の増幅器トランジスタの
ゲート電極は、第一の増幅器トランジスタの第二のソー
ス／ドレインに接続される。これらのゲートが接続され
ることにより、第一と第二のビット線の電圧レベルの違
いに比例して、ゲート・ソース間の電圧が提供される。

第一と第二のプルアップ・トランジスタは電界効果トラ
ンジスタであることが好ましく、またシステムが更に、
ビット線と基準電位の間に直列に接続されたダイオード
を含むことが好ましい。

ここで説明される方法によると、高速静的ランダム・ア
クセス・メモリ動作は、ビット線のキャパシタンスを、
関連するビット線プルアップ装置から分離することで性
能が高められる。プルアップ装置は、より高速でより単
純な動作を提供するように、センス増幅器負荷としても
、ビット線電流源としても機能することが好ましい。

本発明は図面と共に以下の詳細な説明から更に良く理解
されるであろう。図面では、同じ特性や構成要素を示す
のに、同じ参照番号を用いた。ここでは本発明の特定の
好ましい実施例が説明される。しかしながら、ここで説
明される特定の物質、構成要素の配列、及びメモリ寸法
は、単に説明としてあげられたもので、発明の範囲を限
定するものではない。

実施例 もしビット線電流が十分に大きな信号を発生するのに利
用され得るならば、より単純で、より低電力で、より高
速なシステムが可能となるであろう。しかしながら前述
したように、高密度メモリの速度の必要条件により、ビ
ット線から直接大きな振幅の信号を得ることは阻まれる
。本発明によると、併合ビット線プルアップ・センス増
幅器回路は、インピーダンス変換、即ちビット線信号の
電流電圧変換を提供する。これにより選択されたメモリ
・セルの状態を示す、非常に増幅された電圧出力信号が
生じる。

第１図は、６４１１Ｑのメモリ・セル１２の典型的な列
と共に、併合ビット線プルアップ・センス増幅器回路を
含む高速静的ＲＡＭ装＠１０を示す。

本発明をより明確に説明するため、装置１０は簡略され
た形状で示されるが、装置は行及び列アドレス回路、復
号論理及び出力回路などの、従来の静的ＲＡＭ構造にあ
る他の多くの構成要素を含むものである。ここでは参照
として取入れられる米国特許番号第４，６６５．５０８
号を参照されたい。

実例として装置１０は、６４行、６４列のアレイに配置
された４、０９６個のメモリ・セルを含む、４Ｋ　　Ｇ
ａＡｓ　　ＭＥＳＦＥＴ　　静的ＲＡＭでも良い。ＩＭ
は、単一のレベルの６４個の六入力ＮＯＲゲートで行わ
れてもよい。復号された６ビツトの行と列のアドレスは
ワード線を付能し、メモリ・セルの所定の列を選択する
。書込み可能な、データ・イン及びチップ選択信号の状
態により、データは連続的に選択されたメモリ・セルに
書込まれるか、選択されたメモリ・セルから読出される
。

第１図で示されるメモリ・セル１２はそれぞれ、例えば
二個の交差結合スイッチング・トランジスタ、二個の負
荷トランジスタ、及び一対のパス・トランジスタを含む
、通常の六個のトランジスタ設計でも良い。複数のワー
ド線ＷＬ、とビット線８Ｌ、は、メモリ・セル選択のた
めに接続されす る。第１図に示されるように、ビット線ＢＬ１とＢＬ２
は、列の両側に沿ってメモリ・セル１２に接続される。

一対の二重機能プルアップ／ｌＡ荷トランジスタ１８と
２０を含み、またそれぞれがビット線と二重機能トラン
ジスタ１８または２０の闇に配置される、一対の増幅器
トランジスタ２２と２４を含む、ビット線プルアップ・
センス増幅器回路により、ビット線はｔｌｉａｓｉｖＤ
、に接続される。

増幅器出力ノード２８及び３０はそれぞれ、二重機能ト
ランジスタ１８及び２０と、隣接する増幅器トランジス
タ２２及び２４の間に配置される。

増幅器トランジスタ２２と２４は、ビット線キャパシタ
ンスを、出力ノード２８と３０から分離するように配置
される。この分離により、トランジスタ１８及び２０は
それぞれ、隣接する増幅器トランジスタに対して負荷と
して機能する。この配置により出力ノード２８と３０に
、非常に高速な増幅された出力が発生する。

最少限として回路は、ビット線の充電と低いレベルのビ
ット線信号の増幅の両方を行うのに、装置を四個しか必
要としない。好ましい実施例では、増幅器トランジスタ
２２と２４のそれぞれのゲート電極４０は、反対側のビ
ット線に接続され、四個のトランジスタ１８．２０．２
２．２４は全て、デプレション形ＭＥＳＦＥＴである。

トランジスタ１８と２０にはそれぞれ、ＶＤＯに接続さ
れたドレイン電極と、ソース電極につながれたゲートが
あり、よって電８１源を提供する。高いレベルのビット
線スイング電圧を更に制限するのに、クランプ・ダイオ
ード４２が、各ビット線と基準電位４４の間に直列に接
続されても良い。

装置１１０の性能と、従来のセンス増幅器設計に基づく
第２図のメモリ装Ｍ５０を比較するのに、コンピュータ
・シミュレーションが行われている。

装′ａ５０は同様な電圧スイングを得るように本発明の
クランプ・ダイオード４２も含み、これにより本発明の
併合ビット線プルアップ回路が、より客観的に評価され
る。比較は、列の二つの隣接するメモリ・セル１２から
データを読出すことにより行われた。

隣接するセルは、ビット線Ｂ　ｔ−とＢし、で電圧を逆
にするために、反対の状態へ初期化された。

即ち、ＷＬ　　とＷＬ２を同時にスイッチすると、メモ
リ・セル選択が逆になり、ビット線が反対の状態に充電
される。ビット線はそれぞれ０．３Ｅ）Ｆのキャパシタ
ンスを含むものとした。

装置１０と５０の設計に基づくシミュレーションの結果
は、それぞれ第３図と第４図に示される。

それぞれにおいて、ビット線８Ｌ　とＢ１０及びワード
ＩＩＷＬ　　とＷＬ２の電圧変化は、増幅されま たセンス・アウト波形Ｓｏと共に示される。

第３図で５ｏ（２８）及びＳｏ　（３０）として示され
る装ｍｉｏの出力波形は、装置ｉ５０のものよりも速く
てより相称的な立上り及び立下り時間を示す。例えば、
ワード線の交差点とセンス・アウトの交差点間の経過時
間は、装置１０の方が約０．１ｎＳ％ｆｉい。例えば波
高値の９０パーセントから波Ｉ＆値への、装置！１０の
センス・アウト信号の立上り時間も非常に速い。更にモ
デリングにおいて、装置！５０に対する反応時間ＶＤＯ
は２．７ボルトであったが、一方装置１１０に対する■
ＤＤはたったの２．２ボルトであった。しかしながら、
装＠１０の出力信号はより大きく、約０．５ボルトであ
った。

より速い立上り時間とより高い利得の組合せにより、所
定の反応時間に対して、比較的に大きな出力信号が提供
される。従って、装置１１０は装置５０よりも速く、許
容できる強度の出力信号を提供できる。例えば、装置１
０は（センス・アウト交差点から測定して）０．５ボル
トのセンス・アウト信号を約０．１ｎＳで提供する。比
較してみると、装置ｌ！５０は０．５ボルトの出力を発
生するために、Ｑ、５ｎＳよりも大きい立上り時間を必
要とする。従ってより高速なメモリ動作は、本発明の併
合ビット線プルアップ回路により達成され得る。

高速静的ランダム・アクセス・メモリ動作の性能を高め
るための方法は、ビット線のキャパシタンスを、関連す
るビット線プルアップ装置から分離する段階を含む。好
ましい実施例ではプルアップ装置は、センス増幅器負荷
としても、ビット線電流源としても機能するように配置
される。結果としてより高速でより単純な動作が得られ
る。

発明の変形と利点 好ましい実施例の回路１０の特徴は、増幅器トランジス
タ２２と２４のそれぞれのゲート電極４０が、反対側の
ビット線に接続されていることである。各増幅器トラン
ジスタのゲート・バイアスにはＤＣ電圧が提供され得る
かもしれないが、第１図の交差結合構成は三つの理由か
ら有利である。

第一に結合により、外部電圧バイアスを提供する必要が
なくなる。第二に出力ノード２８と３０における増幅さ
れた信号の反応時間は、ビット線の反応と比較してほぼ
相称的である。第三に各増幅器トランジスタのゲート・
ソース間の電圧は、本質的に二つのビット線電圧の違い
であるので、増幅器の感度は約二倍になる。

通常のメモリｖｔ隨よりも構成要素が少ないほかに、ビ
ット線を充電するのと同じＴｉ流が、簡単なインビーダ
シス変換により出力信号を提供するので、ここで説明さ
れた設計はより電力効率が良い。

本発明の他の実施例では、望ましいセンス・アウト電圧
反応を発生させるには、より長い反応時間が必要とされ
るであろうが、−個のプルアップ／負荷トランジスタ１
８及び−個の増幅器トランジスタ２２と組合さった一本
のビット線、例えば８Ｌ１は、ＲＡＭ動作に十分な利得
を提供する。

この実施例の利点は、電力消散がより低いことと、構成
要素がより少ないことである。

本発明の特定な実施例を説明してきた。説明された実施
例とその構成要素には、他の様々な配列や形状があるこ
とは明白であろう。例えば、高速動作にはＧａＡｓ構成
要素が好ましいが、シリコンなどの他の半導体物質も適
応され得る。ここで説明された設計原理の利点を実現す
るために、半導体の構成要素は必要とされない。

トランジスタ１８．２０．２２．２４が同じ寸法である
ことは好ましいが、必須ではない。またトランジスタも
ＭＥＳＦＥＴである必要はない。

例えば、それらはＭＯＳ、バイポーラまたは他の種類の
装置であっても良い。装置Ｗ１Ｂ−２４の全ては、高電
子移動度トランジスタ（トＩＥＭＴ）でも良い。更に、
エンハンスメント形の装置を取入れた設計は、満足のい
く性能を提供しないかもしれないが、代用となり得る。

従って本発明の範囲は、特許請求の範囲によってのみ定
められる。

以上の説明に関連して更に以下の項を開示する。

（１）　　少なくとも一列のメモリ・セルを含み、メモ
リ・セルを選択するよう接続された複数のワード線を含
み、 選択されたセルの状態を決定するよう、列の各メモリ・
セルに接続された第一のビット線を含み、第一、第二、
及び第三の端子を有するビット線プルアップ・トランジ
スタを含み、第一の端子は電力源に接続可能で、また第
三の端子は第二の端子で電流源を形成するように接続さ
れ、第一と第二のソース／ドレイン電極及びゲート電極
を有する増幅器トランジスタを含み、第一のソース／ド
レイン電極はプルアップ・トランジスタの第二の端子に
接続され、第二のソース／ドレイン電極はビット線に接
続され、またゲート電極はバイアス電圧を受けるように
接続され、また、選択されたメモリ・セルの状態に対応
する増幅ビット線信号を提供する、プルアップ・トラン
ジスタと増幅器トランジスタの間の化ツノノードを含む
、ディジタル・メモリ・システム。

（２）　　（１）項に記載したシステムにおいて、プル
アップ・トランジスタは電界効果トランジスタで、第三
の端子はゲート電極である。

（３）　　（１）項に記載したシステムにおいて、プル
アップ・トランジスタは電界効果トランジスタであり、
第一と第二の端子はソース／ドレイン電極であり、第三
の端子は第二の端子に接続されたゲート電極である。

（４）　　（１）項に記載したシステムは更に、列の各
メモリ・セルに接続された第二のビット線を含み、 第一、第二、及び第三の端子を有する第二のビット線プ
ルアップ・トランジスタを含み、第一の端子は電力源に
接続可能で、また第三の端子は第二の端子で電流源を形
成するよう接続され、第一と第二のソース／ドレイン電
極及びゲート電極を有する第二の増幅器トランジスタを
含み、第一のソース／ドレイン電極は第二のプルアップ
争トランジスタの第二の端子に接続され、第二のソース
／ドレイン電極は第二のビット線に接続され、またゲー
ト電極はバイアス電圧を受けるように接続され、また、 選択されたメモリ・セルの逆の状態に対応する増幅ビッ
ト線信号を提供する、第二のプルアップ・トランジスタ
と第二の増幅器トランジスタの間の第二の出力ノードを
含むシステム。

（５）　　（４）項に記載したシステムにおいて、第一
の増幅器トランジスタのゲート電極は、第二の増幅器ト
ランジスタの第二のソース／ドレイン電極に接続され、
また、 第二の増幅器トランジスタのゲート電極は、第一の増幅
器トランジスタの第二のソース／ドレイン電極に接続さ
れ、前記接続は、基準電位に関して第一と第二のビット
線の電圧レベルの違いに比例して、ゲート・ソース間の
電圧を提供することを含むシステム。

（６）　　（５）項に記載したシステムにおいて、第一
と第二のプルアップ・トランジスタはそれぞれ、電圧効
果トランジスタであり、第一と第二の端子はソース／ド
レイン電極であり、第三の端子は第二の端子に接続され
たゲート電極である。

（７）　　（１）項に記載したシステムにおいて、ビッ
ト線は基準電位に接続可能な端子を含み、前記システム
は更に、端子と基準電位の間に直列に接続されたダイオ
ードを含む。

（８）　　（１）項に記載したシステムにおいて、プル
アップ・トランジスタと増幅器トランジスタはＧａＡｓ
　　ＭＥＳＦＥＴである。

（９）　　（４）項に記載したシステムにおいて、プル
アップ・トランジスタと増幅器トランジスタはＧａＡｓ
　　ＭＥＳＦＥＴである。

（１０）なくとも第一の列のメモリ・セルを含み、メモ
リ・セルを選択するよう接続された複数のワード線を含
み、 選択されたセルの状態を決定するよう、列の各メモリ・
セルに接続された第一のビット線を含み、選択されたメ
モリ・セルの状態に対応する増幅ビット線信号を提供す
るよう接続された増幅器トランジスタを含み、また、 電力源に接続可能で、ビット線に対して電流源として機
能するように、また増幅器トランジスタに対して負荷装
置として機能するように配置された、ビット線プルアッ
プ・トランジスタを含む、ディジタル・メモリ・システ
ム。

（１１）少なくとも第一の列のメモリ・セルと、メモリ
・セルの選択のために接続される複数のワード線及びビ
ット線と、第一のビット線に接続されるプルアップ′＠
誼及び増幅器トランジスタを含む静的ランダム・アクセ
ス・メモリ装置において、高速動作を増速させる方法は
、ビット線のキャパシタンスを関連するビット線プルア
ップ装置から分離する段階を含む。

（１２）　　（１１）項に記載した方法において、ビッ
ト線キャパシタンスを分離する段階は、プルアップ装置
を、増幅器トランジスタ負荷としても、ビット線′＠流
源としても機能するように配置することで達成される。

（１３）　　（Ｉｔ）項に記載した方法において、ビッ
ト線キャパシタンスを分離する段階は、増幅器トランジ
スタを、プルアップ装置とビット線の間に配置すること
で達成される。

（１４）ビット線増幅器トランジスタがＦＥＴであり、
装置がメモリ・セル選択のために第一の列に接続された
第二のビット線を含み、第二のプルアップ装置と第二の
増幅器トランジスタが第二のビット線に接続される（１
１）項に記載した方法において、この方法は更に、第一
の増幅器トランジスタのゲートを第二のビット線に接続
し、また第二の増幅器トランジスタのゲートを第一のビ
ット線に接続する段階を含む。

（１５）選択されたメモリ・セル（１２）の状態に対応
する増幅ビット線信号を提供するよう接続された、増幅
器トランジスタ（２２，２４）を含むようなディジタル
・メモリ・システム。ピット線プルアップ・トランジス
タ（１８，２０）が、増幅器トランジスタに対して、ビ
ット線電流源として、また負荷装置として機能するよう
配置される。

増幅器トランジスタが、プルアップ・トランジスタとビ
ット線の間に接続され、プルアップ・トラ４゜ ンジスタと増幅器トランジスタの間に配置された出力ノ
ードは、選択されたメモリ・セルの状態に対応する増幅
ビット線信号を提供する。

【図面の簡単な説明】

第１図は、本発明による高速静的ＲＡＭ装隨の部分略図
を示す図。 第２図は通常のセンス増幅器設計に基づくメモリ装置を
示す図。 第３図はコンピュータ・シミュレーションの結果であり
、本発明に基づき形成された静的ＲＡＭ装置の性能特性
を示す図。 第４図はコンピュータ・シミュレーションの結果であり
、通常のセンス増幅器設計に基づく静的ＲＡＭ装置の性
能特性を示す図。 主な符号の説明 １２：メモリ・セル １８．２０：二重機能プルアップ／負荷トランジスタ ２２．２４：増幅器トランジスタ ２８．３０：出力ノード ４０：ゲート電極 ４２：クランプ・ダイオード ４４：基準電位

Claims (1)

【特許請求の範囲】
1. （１）少なくとも一列のメモリ・セルを含み、メモリ・
   セルを選択するよう接続された複数のワード線を含み、 選択されたセルの状態を決定するよう、列の各メモリ・
   セルに接続された第一のビット線を含み、第一、第二、
   及び第三の端子を有するビット線プルアップ・トランジ
   スタを含み、第一の端子は電力のソースに接続可能で、
   また第三の端子は第二の端子で電流源を形成するように
   接続され、第一と第二のソース／ドレイン電極及びゲー
   ト電極を有する増幅器トランジスタを含み、第一のソー
   ス／ドレイン電極はプルアップ・トランジスタの第二の
   端子に接続され、第二のソース／ドレイン電極はビット
   線に接続され、またゲート電極はバイアス電圧を受ける
   ように接続され、また、選択されたメモリ・ビルの状態
   に対応する増幅ビット線信号を提供する、プルアップ・
   トランジスタと増幅器トランジスタの間の出力ノードを
   含む、ディジタル・メモリ・システム。