JPH0793033B2 - センスアンプ - Google Patents

センスアンプ

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JPH0793033B2
JPH0793033B2 JP21819389A JP21819389A JPH0793033B2 JP H0793033 B2 JPH0793033 B2 JP H0793033B2 JP 21819389 A JP21819389 A JP 21819389A JP 21819389 A JP21819389 A JP 21819389A JP H0793033 B2 JPH0793033 B2 JP H0793033B2
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memory cell
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G—PHYSICS
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    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に係り、特に１ビットの情報を
真補の２個のメモリセルで記憶する方式の半導体記憶装
置に用いられるセンスアンプに関する。
［従来の技術］ 従来の技術（特願昭63−158742号）を第２図〜第３図を
参照して説明する。
第２図はセンスアンプの構成図、第３図はメモリの構成
図、第４図は内部波形図である。第３図では説明簡略化
のために、メモリ構成は４ビットとしてある。すなわち
２つの行線W0,W1と２対の列線D0,▲▼,D1,▲▼
とからなる。
メモリセルは真補で１ビットを構成する。例えば、M00,
▲▼で１ビットを構成する。第３図ではFAMOS（F
loating Gate Avalanche Metal Oxide Semiconduc
tor）によるメモリセルを示してあるが、MASK ROM（Ma
sk Programmable Read Only Memory）のセルにて構
成しても同様である。
第３図中のM00,M01,▲▼,M11は未プログラム状態
のFAMOSセルであって、行線が選択されるとオンする。
また、▲▼，▲▼,M10,▲▼はプロ
グラム状態のFAMOSセルであり、この場合メモリセルの
しきい電圧Vthは10V前後にシフトしているため、行線が
選択されてもメモリセルはオンしない。尚、第３図中の
３−１がセンスアンプであり、センスアンプ３−１は列
選択回路３−２を介してメモリセルアレイ３−４に接続
されている。
次に、第２図，第４図を用いてセンスアンプの動作につ
いて説明する。尚、第２図中のセンスアンプ入力対Sin,
▲▼は第３図中のセンスアンプ入力対Sin,▲
▼に接続されるものとする。以下、行線W0が選択され
ている状態から行線W0が非選択となり、行線W1が選択さ
れる場合について説明する。各々の行線W0,W1の電位波
形は第４図中のＶW0,VW1で示されている。また、列線は
D0,▲▼の対が選択されておりその状態で固定して
いるものとする。
まず、行線W0が選択されている状態では前述のごとくメ
モリセルM00はオンしており、メモリセル▲▼は
オフしている。この状態ではセンスアンプ入力Sinはオ
ンしているメモリセルM00に接続されており、第２図中
のインバータIN2−１及びＮ型MOSトランジスタN2−１は
負帰還回路を構成しているため、センスアンプ入力Sin
の電位はインバータIN2−１の論理しきい値で決定され
るある定常レベルに落ち着く。通常この状態でのセンス
アンプ入力Sinの電位は1.2V程度になるように設定され
ている。
また、この状態はＰ型MOSトランジスタP2−1,N型MOSト
ランジスタN2−１を経由してメモリセルM00に定常電流
が流れてくる状態である。
この定常電流値はメモリセルM00の特性によって決定さ
れ、通常、メモリセルM00のドレイン電位1.2V程度では
電流値は100μＡ程度である。
一方、センスアンプ入力▲▼にはメモリセル▲
▼が接続されており、メモリセル▲▼はオフ
しているため、Ｐ型MOSトランジスタP2−2,N型MOSトラ
ンジスタN2−２を経由して電流が流れ込み、センスアン
プ入力▲▼の電位がインバータIN2−２の論理し
きい値以上になるとＮ型MOSトランジスタN2−２がオフ
し、そのレベルにセンスアンプ入力▲▼は固定さ
れる。この状態では定常電流は流れないため、Ｐ型MOS
トランジスタP2−２ならびにカレントミラー接続された
Ｐ型MOSトランジスタP2−４はオフする。
一方、前述のごとくＰ型MOSトランジスタP2−１には定
常電流が流れており、カレントミラー接続によってその
電流値は増幅され、Ｐ型MOSトランジスタP2−3,N型MOS
トランジスタN2−３に流そうとするが、Ｐ型MOSトラン
ジスタP2−４がオフし、節点２−５が接地レベルになる
と、Ｎ型MOSトランジスタN2−３がオフし、Ｐ型MOSトラ
ンジスタP2−３を経由してセンスアンプ出力Soutは電源
レベルになる。
この状態が行線W0が選択、行線W1が非選択の時の状態で
ある。
次に、行線W0が非選択となり、行線W1が選択されると、
センスアンプ入力SinにはメモリセルM10が接続され、セ
ンスアンプ入力▲▼にはメモリセル▲▼が
接続される。
この場合、メモリセルM10はオフし、メモリセル▲
▼がオンするため、センスアンプ３−１は前述の場合
と全く相補の動作をし、センスアンプ入力対の電位Ｖ▲
▼,VSinのレベルは互いに逆状態に変遷し、セン
スアンプ出力Soutは接地レベルとなる。上記した一連の
動作における時間軸に対する各部の電位変遷の様子を第
４図中に実線で示す。
［発明が解決しようとする課題］ 上述した従来のセンスアンプでは、オン状態にあるメモ
リセル側の列線電位は約1.2Vであり、オフ状態にあるメ
モリセル側の列線電位はインバータIN2−１もしくはIN2
−２の出力がＮ型MOSトランジスタN2−１もしくはN2−
２をカットオフするときの電位である。
インバータIN2−１及びIN2−２はDC的にはオン状態にあ
るメモリセル側の列線電位＋50mV程度でトランジスタN2
−1,N2−２をカットオフするが、インバータIN2−１及
びIN2−２自身に遅延があるため、前述のレベルよりも
実際には列線電位は高いレベルとなる。オフ状態のメモ
リセル選択からオン状態のメモリセル選択へ移行した場
合、列線電位を下げ、トランジスタN2−１もしくはN2−
２をオンさせ、センスアンプを動作させるのはメモリセ
ルであり、前述のごとくメモリセルのオン状態の定常電
流Ionは約100μＡであるため、わずかにオフ状態のメモ
リセル側の列線電位が余分に上昇していてもセンスアン
プ動作を遅らせることとなる。
例えば、前述のインバータIN2−1,IN2−２の遅延によっ
て30mVだけオフ状態のメモリセル側の列線電位が余分に
上昇したとする。また、メモリセルのオン状態の定常電
流Ionが100μＡであって列線の静電容量を30PFとする
と、オフセル側列線電位が余分に上昇したことによるセ
ンスアンプ動作の遅れは下記のような概算値が見込まれ
る。
ΔＱ＝Ｃ・ΔＶ 上記の両式より、 i:ドレイン電位1.2V前後でのオン状態のメモリセルのド
レイン電流、 C:列線の静電容量、 ΔV:余分に上昇したオフ状態のメモリセル側の列線電
位、 ΔQ:列線電位1.2V前後でΔＶ変動するときの電荷変動
量、 Δt:センスアンプ動作の遅れ。
［発明の従来技術に対する相違点］ 上述した従来のセンスアンプに対し、本発明のセンスア
ンプは、真補両方のセンスアンプ入力にそれぞれ負荷回
路を接続するという相違点を有する。
［課題を解決するための手段］ 本発明のセンスアンプは、１ビットの情報を真補の２個
のメモリセルで記憶する方式の半導体記憶装置のセンス
アンプで、真補両方にカレントミラー増幅部があり、前
記カレントミラー増幅部の入力が列選択回路及びメモリ
セルと直列接続されたセンスアンプにおいて、前記真補
両方の入力にそれぞれメモリセルの電流駆動能力よりも
小さな電流駆動能力の負荷回路を付設したことを特徴と
する。
［実施例］ 第１図に本発明の一実施例のセンスアンプの構成を示
す。センスアンプ入力Sin,▲▼にそれぞれ負荷回
路L1−1,L1−２が接続されている以外は全く従来例と同
一の構成である。
負荷回路L1−1,L1−２はそれぞれ縦積３段のメモリセル
で構成され、そのゲートはすべて電源電位である。これ
ら負荷回路L1−1,L1−２は真補のSin,▲▼に接続
されるが、メモリセルの1/3の電流駆動能力しかないた
め、センスアンプのデータ判定動作には影響を与えな
い。
メモリ構成，アドレス選択が従来例と全く同一の場合の
センスアンプ入力Sin,▲▼及びセンスアンプ出力
Soutの電位波形を破線で第４図に示す。第４図に示すよ
うに、例えばセンスアンプ入力Sinの電位Ｖ′Sinはイン
バータIN2−２の遅延によって一旦余分に電位が上昇す
るが、その後、負荷回路と負帰還回路部IN2−2,N2−２
によって余分に上昇した電位が下がる。従って、センス
アンプ出力電位Ｖ′Soutの変化タイミングが、従来例Ｖ
Soutに比べて早くなり、センスアンプの動作スピードが
迅速化される。
尚、本発明における負荷回路は前述の実施例に示したも
のに限らず、センスアンプのデータ判定動作に影響を与
えない程度にメモリセルに比較して十分電流駆動能力が
小さく、次のリードサイクルまでに余分に上昇した列線
レベルを回復させるものであれば他にも種々考えられ
る。
例えば、上記制約を満足する範囲内であれば、第５図に
示すように、負荷回路部のメモリセルの縦積段数を増や
す、あるいは第６図に示すように負荷回路を拡散層、ポ
リシリコン等で形成される単純な抵抗体とするなどの実
施例が考えられる。
［発明の効果］ 以上説明したように、本発明は真補両方のセンスアンプ
入力に負荷回路を接続することにより、オフ状態にある
メモリセル側の列線電位を極力低くできるため、第４図
の破線で示すように、センスアンプの動作スピードを速
めることができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るセンスアンプの構成
図、第２図は従来例のセンスアンプの構成図、第３図は
半導体記憶装置の全体構成図、第４図は内部波形図、第
５図，第６図はそれぞれ負荷回路の変形例を示す構成図
である。 P1−１〜P1−4,P2−１〜P2−４……Ｐ型MOSトランジス
タ、 N1−１〜N1−4,N2−１〜N2−４……Ｎ型MOSトランジス
タ、 IN2−1,IN2−2,IN1−1,IN1−２……インバータ、 １−１〜１−5,2−１〜２−５……節点、 Sin,▲▼……センスアンプ入力対、 Sout……センスアンプ出力、 W0,W1……行線、 L1−1,L1−２……負荷回路、 D0,▲▼,D1,▲▼……列線対、 ３−１……センスアンプ、 M00,M00〜M11,▲▼……メモリセル対、 ３−２……列選択回路、 ３−３……行選択回路、 ３−４……メモリセルアレイ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】１ビットの情報を真補の２個のメモリセル
    で記憶する方式の半導体記憶装置のセンスアンプで、真
    補両方にカレントミラー増幅部があり、前記カレントミ
    ラー増幅部の入力が列選択回路及びメモリセルと直列接
    続されたセンスアンプにおいて、前記真補両方の入力に
    それぞれメモリセルの電流駆動能力よりも小さな電流駆
    動能力の負荷回路を付設したことを特徴とするセンスア
    ンプ。
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