JPH02244637A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02244637A JPH02244637A JP1064812A JP6481289A JPH02244637A JP H02244637 A JPH02244637 A JP H02244637A JP 1064812 A JP1064812 A JP 1064812A JP 6481289 A JP6481289 A JP 6481289A JP H02244637 A JPH02244637 A JP H02244637A
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- 229910052710 silicon Inorganic materials 0.000 abstract description 4
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係わり、特に素子分離溝とバイポ
ーラ型トランジスタとを有する半導体装置に関する。
ーラ型トランジスタとを有する半導体装置に関する。
従来、バイポーラ型集積回路を高集積化、高性能化する
為にトランジスタサイズ自体の縮少の他に素子間の絶縁
領域の縮少が行われてきた。例えば、従来の選択酸化法
（ＬＯＣＯ８）に換え内壁に絶縁膜を有する溝による分
離法（トレンチ分離、溝分離）が用いられる様になって
きた。又トランジスタサイズ自体の縮少には、エミッタ
とベースを自己整合的に形成する方法が用いられる様に
なった。
為にトランジスタサイズ自体の縮少の他に素子間の絶縁
領域の縮少が行われてきた。例えば、従来の選択酸化法
（ＬＯＣＯ８）に換え内壁に絶縁膜を有する溝による分
離法（トレンチ分離、溝分離）が用いられる様になって
きた。又トランジスタサイズ自体の縮少には、エミッタ
とベースを自己整合的に形成する方法が用いられる様に
なった。
第４図は、素子間の絶縁分離に溝分離法を用いた従来構
造を示す縦断面図である。内壁に酸化膜２１を有し、内
部に多結晶シリコン２０が埋設された溝によって素子間
の絶縁分離を行っている。
造を示す縦断面図である。内壁に酸化膜２１を有し、内
部に多結晶シリコン２０が埋設された溝によって素子間
の絶縁分離を行っている。
溝の底面には酸化膜２１とシリコン界面でのチャンネル
形成を防ぐ為の拡散層１４が形成されている。又バイポ
ーラトランジスタのベース、エミッタが自己整合的に形
成されている為、トランジスタサイズ自体も縮少されて
いる。
形成を防ぐ為の拡散層１４が形成されている。又バイポ
ーラトランジスタのベース、エミッタが自己整合的に形
成されている為、トランジスタサイズ自体も縮少されて
いる。
上述した従来の構造は、エミッタとベース電極間、或い
は素子間の距離は縮少されているが、コレクタ部はコレ
クタの直列抵抗を下げる目的でザブコレクターとなる高
濃度埋込層１２に達する高濃度拡散層２５をコレクタ電
極下に形成しなければならない。その結果コレクタ電極
の占有面積が大きくなり、かつ、高濃度拡散層２５とベ
ース層１６との距離を、ベース−コレクター間の容量増
大を避ける為にある程度とらなければならず、素子面積
の縮小の妨げとなっていた。
は素子間の距離は縮少されているが、コレクタ部はコレ
クタの直列抵抗を下げる目的でザブコレクターとなる高
濃度埋込層１２に達する高濃度拡散層２５をコレクタ電
極下に形成しなければならない。その結果コレクタ電極
の占有面積が大きくなり、かつ、高濃度拡散層２５とベ
ース層１６との距離を、ベース−コレクター間の容量増
大を避ける為にある程度とらなければならず、素子面積
の縮小の妨げとなっていた。
本発明の半導体装置は、−の導電型の第１の高濃度拡散
層を一主面上に選択的に有する逆の導電型の半導体基板
上に成長されたーの導電型のエピタキシャル層上に複数
の回路素子を有する半導体装置に於いて、前記エピタキ
シャル層内には少くとも周囲の一部に逆の導電型の第２
の高濃度拡散層を付帯する逆の導電型の第］の拡散層を
選択的に有し、該第１の拡散層内には−の導電型の第３
の高濃度拡散層を選択的に有し、かつ前記第１の拡散層
を囲み、前記エピタキシャル層と第】の高濃度拡散層を
貫き、前記半導体基板に達する内壁に第１の絶縁膜が形
成された溝を有し、該溝の底面に沿ってＭｉｆｆ記半導
体基板内に逆の導電型の第４の高濃度拡散層な有し、更
に前記溝の内部には上面に第２の絶縁膜を有する−の導
電型の第１の非単結晶半導体物質を有し、更に前記溝内
の前記第２の絶縁膜上には、逆の導電型の第２の非単結
晶半導体物質を有し、かつ前記第１の非単結晶半導体物
質は、前記第１の高濃度拡散層とｍｌ記第１の絶縁膜の
開孔を通し電気的に接続されており、又前記第２の非単
結晶半導体物質は、前記第２の高濃度拡散層と電気的に
接続されており、前記エピタキシャル層、第１の拡散層
と第３の高濃度拡散層は、バイポーラ型トランジスタを
構成し、前記溝は該バイポーラ型トランジスタと周囲の
素子を電気的に絶縁している事を特徴とする。
層を一主面上に選択的に有する逆の導電型の半導体基板
上に成長されたーの導電型のエピタキシャル層上に複数
の回路素子を有する半導体装置に於いて、前記エピタキ
シャル層内には少くとも周囲の一部に逆の導電型の第２
の高濃度拡散層を付帯する逆の導電型の第］の拡散層を
選択的に有し、該第１の拡散層内には−の導電型の第３
の高濃度拡散層を選択的に有し、かつ前記第１の拡散層
を囲み、前記エピタキシャル層と第】の高濃度拡散層を
貫き、前記半導体基板に達する内壁に第１の絶縁膜が形
成された溝を有し、該溝の底面に沿ってＭｉｆｆ記半導
体基板内に逆の導電型の第４の高濃度拡散層な有し、更
に前記溝の内部には上面に第２の絶縁膜を有する−の導
電型の第１の非単結晶半導体物質を有し、更に前記溝内
の前記第２の絶縁膜上には、逆の導電型の第２の非単結
晶半導体物質を有し、かつ前記第１の非単結晶半導体物
質は、前記第１の高濃度拡散層とｍｌ記第１の絶縁膜の
開孔を通し電気的に接続されており、又前記第２の非単
結晶半導体物質は、前記第２の高濃度拡散層と電気的に
接続されており、前記エピタキシャル層、第１の拡散層
と第３の高濃度拡散層は、バイポーラ型トランジスタを
構成し、前記溝は該バイポーラ型トランジスタと周囲の
素子を電気的に絶縁している事を特徴とする。
本発明においては、コレクタ電極下の高濃度拡散層が不
要となり、素子面積を小さくすることができる。
要となり、素子面積を小さくすることができる。
次に、本発明について図面を参照し２て説明する。
第１図（ａ）、 （ｂ）は本発明の第１の実施例のモ面
図及び縦断面図で、第２図（ａ）〜（ｅ）はその−実現
方法を工程順に示す縦断面図である。絶縁分離溝内には
溝自体の埋設用の多結晶シリコン２０以外に埋込層１２
に電気的につながったｎ型多結晶シリコン１８と、ベー
ス層１６の周囲に形成されたグラフトベース層（ＧＢ層
）１５に電気的に接続されたＰ型多結晶シリコン１９が
存在し、各々多結晶シリコンはアルミニウム！ｆｆ１２
３Ｅｉ続されている。素子領域には、エミッタの取り出
し電極だけを形成するだけで良いので素子の面積を大き
く縮小する事が出来る。
図及び縦断面図で、第２図（ａ）〜（ｅ）はその−実現
方法を工程順に示す縦断面図である。絶縁分離溝内には
溝自体の埋設用の多結晶シリコン２０以外に埋込層１２
に電気的につながったｎ型多結晶シリコン１８と、ベー
ス層１６の周囲に形成されたグラフトベース層（ＧＢ層
）１５に電気的に接続されたＰ型多結晶シリコン１９が
存在し、各々多結晶シリコンはアルミニウム！ｆｆ１２
３Ｅｉ続されている。素子領域には、エミッタの取り出
し電極だけを形成するだけで良いので素子の面積を大き
く縮小する事が出来る。
次に、本実施例の一実現方法を簡単に説明すると、絶縁
分離溝を形成後、ノンドープの多結晶シリコンを成長し
エッチバックを行う（第２（ａ）図）。その際多結晶シ
リコン２０の表面はＧＢ層１５の厚さより深くする。
分離溝を形成後、ノンドープの多結晶シリコンを成長し
エッチバックを行う（第２（ａ）図）。その際多結晶シ
リコン２０の表面はＧＢ層１５の厚さより深くする。
次に埋設多結晶シリコン２０の半分をフォトレジスト３
５をマスクに埋込層より深くならない所までエツチング
しｎ型多結晶シリコン１８を埋設する（第２（ｂ）図）
。
５をマスクに埋込層より深くならない所までエツチング
しｎ型多結晶シリコン１８を埋設する（第２（ｂ）図）
。
更にｎ型多結晶シリコン１８と素子領域間のシリコンＦ
ａＪをフォトレジストをマスクに選択に除去し再度ｎ型
多結晶シリコン１８を成長し１、エッチバックを行う。
ａＪをフォトレジストをマスクに選択に除去し再度ｎ型
多結晶シリコン１８を成長し１、エッチバックを行う。
多結晶シリコン１８．２０の表面を酸化後（第２（ｃ）
図）ｎ型多結晶シリコン１８上に開孔を設け、ｎ型多結
晶シリコン１８を再び成長しエッチバックを行う。
図）ｎ型多結晶シリコン１８上に開孔を設け、ｎ型多結
晶シリコン１８を再び成長しエッチバックを行う。
その後、ＯＢ層とコンタクトをとるべき側のｎ型多結晶
シリコン１８をフォトレジスト・３５をマスクに除去す
る（第２（ｄ）図）。
シリコン１８をフォトレジスト・３５をマスクに除去す
る（第２（ｄ）図）。
更にシリコン酸化膜を除去、ｎ型多結晶シリコン１９を
成長し、エッチバックを行い、ｎ型多結晶シリコン１９
とｎ型多結晶シリコン１８の境を適当な幅除去、ＣＶＤ
の酸化膜などでその境を埋込み、各々の多結晶シリコン
上に開孔を設ける事で第２（ｅ）図の構造が得られる。
成長し、エッチバックを行い、ｎ型多結晶シリコン１９
とｎ型多結晶シリコン１８の境を適当な幅除去、ＣＶＤ
の酸化膜などでその境を埋込み、各々の多結晶シリコン
上に開孔を設ける事で第２（ｅ）図の構造が得られる。
第３図は本発明の構造をダイオード形成に適用した第２
の実施例の縦断面図である。ダイオードはトランジスタ
でのコレクタ、ベースに相当する拡散層で形成されてお
り、コレクタ側に相当する拡散層の引き出し電極として
絶縁分離溝の多結晶シリコンを用いており、素子領域に
は、ベース側に相当する拡散層の引き出し電極のみ形成
されており、従来のこの構造でのダイオードに比べると
コレクタ引き出し領域が省かれて素子面積を小さくする
事が出来る。
の実施例の縦断面図である。ダイオードはトランジスタ
でのコレクタ、ベースに相当する拡散層で形成されてお
り、コレクタ側に相当する拡散層の引き出し電極として
絶縁分離溝の多結晶シリコンを用いており、素子領域に
は、ベース側に相当する拡散層の引き出し電極のみ形成
されており、従来のこの構造でのダイオードに比べると
コレクタ引き出し領域が省かれて素子面積を小さくする
事が出来る。
以上説明した様に本発明は、素子間の絶縁分離用の溝の
内部に埋設された多結晶シリコンをコレクタ及びベース
の引き出し電極として用いる事により素子サイズの縮小
の妨げとなっているコレクタ電極の広い占有面積の削減
並びにコレクターベース間のマージンを大幅に縮少出来
る。従って、本発明の構造のトランジスタを用いる事で
高集積、高速の半導体装置が得られる。
内部に埋設された多結晶シリコンをコレクタ及びベース
の引き出し電極として用いる事により素子サイズの縮小
の妨げとなっているコレクタ電極の広い占有面積の削減
並びにコレクターベース間のマージンを大幅に縮少出来
る。従って、本発明の構造のトランジスタを用いる事で
高集積、高速の半導体装置が得られる。
第１図（ａ）は本発明の第１の実施例を説明するだめの
平面図、第１図（ｂ）は第１図（ａ、 ）のｘｘ’線縦
線面断面図２（ａ）〜（ｅ）図は第１の実施例の−実現
方法を工程順に示し、た縦断面図、第３図は本発明の第
２の実施例の縦断面図、第４図は従来例を示す縦断面図
である。 尚、図中で １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
ｎ＋埋込層、１３・・・・・・ｎ型エピタキシャル層、
１４・・・・・ｐ型チャンネルストッパー、１５・・・
・・Ｐ”ＧＥＩ、１６・・・・・・Ｐ型ベース層、１７
・・・・・・ｎ型エミツタ層、１８・・・・・・ｎ型多
結晶シリコン、１９・・・・・・ｎ型多結晶シリコン、
２０・・・・・・多結晶シリコン、２１・・・・・・シ
リコン酸化膜、２３・・・・・・アルミニウム電極、２
４・・・・・シリコン窒化膜、２５・・・・・・ｎ＋拡
散層。 代理人 弁理士 内 原 晋 第 β ノー （ｅ） 皐 図 烙Φ
平面図、第１図（ｂ）は第１図（ａ、 ）のｘｘ’線縦
線面断面図２（ａ）〜（ｅ）図は第１の実施例の−実現
方法を工程順に示し、た縦断面図、第３図は本発明の第
２の実施例の縦断面図、第４図は従来例を示す縦断面図
である。 尚、図中で １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
ｎ＋埋込層、１３・・・・・・ｎ型エピタキシャル層、
１４・・・・・ｐ型チャンネルストッパー、１５・・・
・・Ｐ”ＧＥＩ、１６・・・・・・Ｐ型ベース層、１７
・・・・・・ｎ型エミツタ層、１８・・・・・・ｎ型多
結晶シリコン、１９・・・・・・ｎ型多結晶シリコン、
２０・・・・・・多結晶シリコン、２１・・・・・・シ
リコン酸化膜、２３・・・・・・アルミニウム電極、２
４・・・・・シリコン窒化膜、２５・・・・・・ｎ＋拡
散層。 代理人 弁理士 内 原 晋 第 β ノー （ｅ） 皐 図 烙Φ
Claims (1)
- 一の導電型の第１の高濃度拡散層を一主面上に選択的に
有する逆の導電型の半導体基板上に設けられた前記一の
導電型の半導体層上に複数の回路素子を有する半導体装
置に於いて、前記半導体層内には少くとも周囲の一部に
前記逆の導電型の第２の高濃度拡散層を付帯する前記逆
の導電型の第１の拡散層を選択的に有し、該第１の拡散
層内には、前記一の導電型の第３の高濃度拡散層を選択
的に有し、かつ前記第１の拡散層を囲み、前記半導体層
と前記第１の高濃度拡散層を貫き、前記半導体基板に達
する内壁に第１の絶縁膜が形成された溝を有し、該溝の
底面に沿って前記半導体基板内に前記逆の導電型の第４
の高濃度拡散層を有し、更に前記溝の内部には上面に第
２の絶縁膜を有する前記一の導電型の第１の非単結晶半
導体物質を有し、更に前記溝内の前記第２の絶縁膜上に
は、前記第１の非単結晶半導体物質とは電気的に絶縁さ
れた前記逆の導電型の第２の非単結晶半導体物質を有し
、かつ前記第１の非単結晶半導体物質は前記第１の高濃
度拡散層と前記第１の絶縁膜の開孔を通して電気的に接
続されており、又前記第２の非単結晶半導体物質は、前
記第２の高濃度拡散層と電気的に接続されており、前記
半導体層、第１の拡散層と第３の高濃度拡散層によりバ
イポーラ型トランジスタを形成し、前記溝は該バイポー
ラトランジスタと周囲の素子を電気的に絶縁している事
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064812A JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064812A JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244637A true JPH02244637A (ja) | 1990-09-28 |
| JP2536616B2 JP2536616B2 (ja) | 1996-09-18 |
Family
ID=13269032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064812A Expired - Fee Related JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536616B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119744A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 素子分離領域およびその形成方法 |
| JPS63244775A (ja) * | 1987-03-18 | 1988-10-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイスおよびその製造方法 |
| JPS6415974A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
-
1989
- 1989-03-15 JP JP1064812A patent/JP2536616B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119744A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 素子分離領域およびその形成方法 |
| JPS63244775A (ja) * | 1987-03-18 | 1988-10-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体デバイスおよびその製造方法 |
| JPS6415974A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536616B2 (ja) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |