JPH02245675A - プリント板チップ間接続試験方法 - Google Patents
プリント板チップ間接続試験方法Info
- Publication number
- JPH02245675A JPH02245675A JP1067139A JP6713989A JPH02245675A JP H02245675 A JPH02245675 A JP H02245675A JP 1067139 A JP1067139 A JP 1067139A JP 6713989 A JP6713989 A JP 6713989A JP H02245675 A JPH02245675 A JP H02245675A
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- JP
- Japan
- Prior art keywords
- pins
- test
- pin
- pattern
- chips
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はプリント板内の多数のチップ間の出力ピンと入
力ピンと０＠続の状態をテストする試験方法に関し、 多数チップ閲ＯＷＲＭ、短Ｎ等の接続異常を簡単に短時
間に検出しうるプリント板チップ間−Ｉｉ！続試艙法を
提供することを目的とし、 前記複数チップの各出力ピンを直列に走査し、走査対象
毎のピンに所定レベルを。他のピンにそＯ反転レベルを
与える第１０テストパターンと、該第１０テストパター
ンを全ピンに五り反転させたｊｌＩ２のテストパターン
とをそれぞれ対象ピンをシフトさせ、第１．第２０テス
トパターンをｌ［Ｋ発生する手段を設け、 該第１．第２０テストパターンに対応する入力ピンの期
待値を予めメモリに記憶してかき、該第１．第２のテス
トパターンを前記出力ピンに与えた時の入力ピンのテス
ト値を検出し、前記期待値と比較する構成とする。
力ピンと０＠続の状態をテストする試験方法に関し、 多数チップ閲ＯＷＲＭ、短Ｎ等の接続異常を簡単に短時
間に検出しうるプリント板チップ間−Ｉｉ！続試艙法を
提供することを目的とし、 前記複数チップの各出力ピンを直列に走査し、走査対象
毎のピンに所定レベルを。他のピンにそＯ反転レベルを
与える第１０テストパターンと、該第１０テストパター
ンを全ピンに五り反転させたｊｌＩ２のテストパターン
とをそれぞれ対象ピンをシフトさせ、第１．第２０テス
トパターンをｌ［Ｋ発生する手段を設け、 該第１．第２０テストパターンに対応する入力ピンの期
待値を予めメモリに記憶してかき、該第１．第２のテス
トパターンを前記出力ピンに与えた時の入力ピンのテス
ト値を検出し、前記期待値と比較する構成とする。
本発明はプリント板内の多数のチップ間の出力ピンと入
力ピンとの！Ｉ続の状態をテストする試験方法に関する
ものである。
力ピンとの！Ｉ続の状態をテストする試験方法に関する
ものである。
従来、プリント板に実装されたチップの各ピンとプリン
ト板上に形成された配線とを通常半田接着しているが、
この場合の断線。短絡等の診断は意外に面倒で時間がか
かる。すなわち、第４図に示すように１テツプ１の出力
ピンＣ１〜Ｃ４とテップ２の人力ピンＤ１〜Ｄ４閏Ｋｍ
Ｉ続腺が形成された場合、必ずしも０１〜ＤＩ、Ｃ２〜
Ｄ２．・・・・・・に！ｌ続される訳でなく、たとえば
図示のワイヤードＯＲが形成されていると、この関係は
くずれるから、予め結線情報より期待値を求めておき、
各Ｃピン毎に丸印■〜■に示すようにプローブを立て回
路を考慮した＠１′″、＠０″を与えて各Ｄピンの丸印
■〜■からテスト値を測定し、これを期待値と比較して
異常を検出する。
ト板上に形成された配線とを通常半田接着しているが、
この場合の断線。短絡等の診断は意外に面倒で時間がか
かる。すなわち、第４図に示すように１テツプ１の出力
ピンＣ１〜Ｃ４とテップ２の人力ピンＤ１〜Ｄ４閏Ｋｍ
Ｉ続腺が形成された場合、必ずしも０１〜ＤＩ、Ｃ２〜
Ｄ２．・・・・・・に！ｌ続される訳でなく、たとえば
図示のワイヤードＯＲが形成されていると、この関係は
くずれるから、予め結線情報より期待値を求めておき、
各Ｃピン毎に丸印■〜■に示すようにプローブを立て回
路を考慮した＠１′″、＠０″を与えて各Ｄピンの丸印
■〜■からテスト値を測定し、これを期待値と比較して
異常を検出する。
勿論このテストをカバーするように１テスタからテスト
パターンを入力し、実装の検出回路で出カバターンを検
出しチエツクし【もよい。
パターンを入力し、実装の検出回路で出カバターンを検
出しチエツクし【もよい。
Ｃ本発明が解決しようとするｉ１題〕
上記チップ閲Ｏ接貌ａｔを検出する方式では、チップ数
が少ない場合には、プローブを立てる作業、＠１”、加
”を供給する作業も余り問題とならないが、チップ数が
ぼり大となった場合にはこれらの作業に要する手数と時
間が極めて大きなもＯとなり、かつエラー発生の機会が
増大する。この関係はテスタによりテストパターンを与
える方式でも同様である。
が少ない場合には、プローブを立てる作業、＠１”、加
”を供給する作業も余り問題とならないが、チップ数が
ぼり大となった場合にはこれらの作業に要する手数と時
間が極めて大きなもＯとなり、かつエラー発生の機会が
増大する。この関係はテスタによりテストパターンを与
える方式でも同様である。
本発明の目的は、プリント板内の多数チップ間Ｃ）ｊｌ
ｆｆＭ、短絡等Ｏ！！続異常を簡単に短時間に検出しう
るプリント板チップ間！！続試験法を提供することにあ
る。
ｆｆＭ、短絡等Ｏ！！続異常を簡単に短時間に検出しう
るプリント板チップ間！！続試験法を提供することにあ
る。
（，４１題を解決する九めの手段〕
前記目的を達成するため、第１図（−に示すごとく、前
記複数チップ１１，１２０各出力ピンＣ１〜Ｃ４゜Ｄ１
〜Ｄ４を直列に走査し、走査対象毎のピンに所定レベル
を、他のピンにその反転レベルを与えるｊ１１１２）テ
ストパターンと、該第１のテストパターンを全ピンに亘
り反転させ九第２のテストパターンとをそれぞれ対象ピ
ンをシフトさせ、第１．第２のテストパターン上域に発
生する手段のたとえば直列入力並列出力のシフトレジス
タ３．４を設け、 該第１．第２０テストパターンに対応する入力ピンの期
待値を予めメ篭すに記憶しておき、ＭＩＩｌｔｌ、第２
のテストパターンを前記出力ピンに与、ｔ′ｆｉ−時の
入力ピンのテスト値を検出し、前記期待値と比較する構
成とする。
記複数チップ１１，１２０各出力ピンＣ１〜Ｃ４゜Ｄ１
〜Ｄ４を直列に走査し、走査対象毎のピンに所定レベル
を、他のピンにその反転レベルを与えるｊ１１１２）テ
ストパターンと、該第１のテストパターンを全ピンに亘
り反転させ九第２のテストパターンとをそれぞれ対象ピ
ンをシフトさせ、第１．第２のテストパターン上域に発
生する手段のたとえば直列入力並列出力のシフトレジス
タ３．４を設け、 該第１．第２０テストパターンに対応する入力ピンの期
待値を予めメ篭すに記憶しておき、ＭＩＩｌｔｌ、第２
のテストパターンを前記出力ピンに与、ｔ′ｆｉ−時の
入力ピンのテスト値を検出し、前記期待値と比較する構
成とする。
第１図（α）の構成において、同図（６）の動作流れ図
と、同図（ｏ） Ｏパターン例に示すように、第１．第
２０テストパターンをシフトレジスタ３．４によりピン
Ｃ１〜Ｃ４に与えるとともに、ピンＤ１〜Ｄ４０期待値
を求めてメモリに記憶しておき、こＯ第１、第２のテス
トパターンを同様にピンＣ１〜Ｃ４にシフトし、クロッ
ク同期してＤ１〜Ｄ４のテスト値を検出し、このテスト
値と期待値とを比較する。
と、同図（ｏ） Ｏパターン例に示すように、第１．第
２０テストパターンをシフトレジスタ３．４によりピン
Ｃ１〜Ｃ４に与えるとともに、ピンＤ１〜Ｄ４０期待値
を求めてメモリに記憶しておき、こＯ第１、第２のテス
トパターンを同様にピンＣ１〜Ｃ４にシフトし、クロッ
ク同期してＤ１〜Ｄ４のテスト値を検出し、このテスト
値と期待値とを比較する。
不一致ならば接続異常と判・定する。すなわち、第１図
（４１）のパターン例に示すように１ ピンＣ１〜Ｃ４
に４丸る第１゜第２のテストパターン″０１１１”、＠
１ＯａＯ”をそれぞれ”０’ ”１”をシフトし九す
１〜す４ＱＡターンに対し、ピンＤ１〜Ｄ４の期待値が
それぞれ対応する＃１〜す４０パターンで示されるとす
ると、ピンＤ１Ｏテスト値が期待値と一致した場合は正
常であり、丸印内の例に示すように不一致の部分がある
場合には、たとえばピン１とピン３゜４が短絡している
ことが推定される。このように、プログラムによりオー
ル″″１”、＠Ｏ”からシフトにより簡単にパターンの
設定が可能であり、これらＯ比較検出は容易であるから
接続異常の診断を簡単にｇＪｉ時間に行なうことができ
、とくに多数チップの場合効果が大きい。
（４１）のパターン例に示すように１ ピンＣ１〜Ｃ４
に４丸る第１゜第２のテストパターン″０１１１”、＠
１ＯａＯ”をそれぞれ”０’ ”１”をシフトし九す
１〜す４ＱＡターンに対し、ピンＤ１〜Ｄ４の期待値が
それぞれ対応する＃１〜す４０パターンで示されるとす
ると、ピンＤ１Ｏテスト値が期待値と一致した場合は正
常であり、丸印内の例に示すように不一致の部分がある
場合には、たとえばピン１とピン３゜４が短絡している
ことが推定される。このように、プログラムによりオー
ル″″１”、＠Ｏ”からシフトにより簡単にパターンの
設定が可能であり、これらＯ比較検出は容易であるから
接続異常の診断を簡単にｇＪｉ時間に行なうことができ
、とくに多数チップの場合効果が大きい。
第２図は実施例の構成説明図である。
同図では、プリント板３０ Ｋ実装された複数のチップ
２１〜２４に本発明を適用した場合の説明図で６る。
２１〜２４に本発明を適用した場合の説明図で６る。
各テップは、入力ピン４（Ｄ１〜Ｄ４）と、出力ピン５
（Ｃ１〜Ｃ４）より成り、九とえば、チップ２１とテッ
プ２２０出力ピンがチップ２５（Ｄ人カピン＆Ｃ１！Ｍ
＋１１６で接続され、チップ２３０出力ピンがテップ２
４の入力ピンに接続される。この場合のｌＩ続７ｓ６に
おけるｔｅ’ｒｓ、短絡等の接続障害の診断を行なうの
が本願の目的である。
（Ｃ１〜Ｃ４）より成り、九とえば、チップ２１とテッ
プ２２０出力ピンがチップ２５（Ｄ人カピン＆Ｃ１！Ｍ
＋１１６で接続され、チップ２３０出力ピンがテップ２
４の入力ピンに接続される。この場合のｌＩ続７ｓ６に
おけるｔｅ’ｒｓ、短絡等の接続障害の診断を行なうの
が本願の目的である。
第１図Ｏ！［瑞説明図ではシフトレジスタ３．４で説明
したが、実装回路には各チップの機能テストを行なう九
め、テスタからテストデータを入力することにより、各
チップの入出力ピンのレベルをアドレススキャンするこ
と（より検出する回路が内蔵されている。これは、チッ
プの入力ピンと出力ピンの間の回路ＯｆＲ能テステスト
なわちチップの中味のテストであるのく対し、本発明で
はチップの出力ピンと他のチップの入力ピンの閣の接続
線の異常テストであるから、そ０ままでは利用できない
、しかし、入力ピン、出力ピンの走査機能はム、Ｂとい
う２種＠Ｏクロックの組合せでスキャンチェーンを形成
し、チップの中味をチエツクするものであり、一方チツ
ブの中味に対してはゲートカットという手法が用意され
ており、チップ内で入力ピンから出力ピンへの接続をカ
ットすることができる。そとで、ゲートカットして人中
ヤンチェーンのみを本発明に利用することとし、図示の
ことく、入カバターン発生器２ｏを設け、ゲートカット
（ＧＣ）信号を各チップに与えてゲートカット５をセッ
トし、Ａ、Ｂクロックの組合せによりスキャンチェーン
を設定し、前記第１．第２のテストパターンを各チップ
の出力ピン３ｆ：直列にりをいだスキャンチェーン７で
シフトし、これに対応するテスト値を同期クロックで各
入力ピン４を直列につないだ人中ヤンチェーン８でシフ
トし、ｉＩｋ終的に＃ｒｒ回路２６に送り込む０診断回
路２６では予めメモリ２５１Ｃ記憶された前記第１．第
２テス） パターンに対応した期待値を続出して、テス
ト値と比較し不一致の場合にはア？−Ａを発生する。
したが、実装回路には各チップの機能テストを行なう九
め、テスタからテストデータを入力することにより、各
チップの入出力ピンのレベルをアドレススキャンするこ
と（より検出する回路が内蔵されている。これは、チッ
プの入力ピンと出力ピンの間の回路ＯｆＲ能テステスト
なわちチップの中味のテストであるのく対し、本発明で
はチップの出力ピンと他のチップの入力ピンの閣の接続
線の異常テストであるから、そ０ままでは利用できない
、しかし、入力ピン、出力ピンの走査機能はム、Ｂとい
う２種＠Ｏクロックの組合せでスキャンチェーンを形成
し、チップの中味をチエツクするものであり、一方チツ
ブの中味に対してはゲートカットという手法が用意され
ており、チップ内で入力ピンから出力ピンへの接続をカ
ットすることができる。そとで、ゲートカットして人中
ヤンチェーンのみを本発明に利用することとし、図示の
ことく、入カバターン発生器２ｏを設け、ゲートカット
（ＧＣ）信号を各チップに与えてゲートカット５をセッ
トし、Ａ、Ｂクロックの組合せによりスキャンチェーン
を設定し、前記第１．第２のテストパターンを各チップ
の出力ピン３ｆ：直列にりをいだスキャンチェーン７で
シフトし、これに対応するテスト値を同期クロックで各
入力ピン４を直列につないだ人中ヤンチェーン８でシフ
トし、ｉＩｋ終的に＃ｒｒ回路２６に送り込む０診断回
路２６では予めメモリ２５１Ｃ記憶された前記第１．第
２テス） パターンに対応した期待値を続出して、テス
ト値と比較し不一致の場合にはア？−Ａを発生する。
第５図（α）。（６）は第２図の実施例における出力ピ
ン５．入力ピン４を連ねるスキャンチェーン７．８と出
力ピン５に与えられる第１．ｇ２テストパターンを示し
九ものである。
ン５．入力ピン４を連ねるスキャンチェーン７．８と出
力ピン５に与えられる第１．ｇ２テストパターンを示し
九ものである。
同図（α）のスキャンチェーンはチップ２１からチップ
２４ Ｏ出力ピンをＣ１〜Ｃ％とおいて、１連のシフト
レジスタ３と等価に考えたものであり、同図（＆）Ｋ示
すように１最初ｇ１テストパターンー〇により出力ピン
にオール′″１＃をセットした後、ナ１〜す穐により逐
次＠ ０１１をシフトし、入力ピンよりテスト値をクロ
ック同期して診断回路２６に取出す。
２４ Ｏ出力ピンをＣ１〜Ｃ％とおいて、１連のシフト
レジスタ３と等価に考えたものであり、同図（＆）Ｋ示
すように１最初ｇ１テストパターンー〇により出力ピン
にオール′″１＃をセットした後、ナ１〜す穐により逐
次＠ ０１１をシフトし、入力ピンよりテスト値をクロ
ック同期して診断回路２６に取出す。
次に第２テストパターンナ０により出力ピンにオール＠
０”をセットした後、ナ１〜すｎにより逐次１１”をシ
フトし、入力ピンより同様にテスト値を壜出す、これら
のテスト値をメモ’Ｊ２５に記憶された期待値と比較し
＃所を行なう。
０”をセットした後、ナ１〜すｎにより逐次１１”をシ
フトし、入力ピンより同様にテスト値を壜出す、これら
のテスト値をメモ’Ｊ２５に記憶された期待値と比較し
＃所を行なう。
以上は予め惟成し九プログラムにより自動的に行なうこ
とができ、かつ出力ピン、入力ピンの人中ヤンチェーン
はチップ内回路の機能チエツク用く用意されたものを利
用するから、付加すべき、１１１成も少なぐ、しかも短
時間に実施することができる。
とができ、かつ出力ピン、入力ピンの人中ヤンチェーン
はチップ内回路の機能チエツク用く用意されたものを利
用するから、付加すべき、１１１成も少なぐ、しかも短
時間に実施することができる。
以上説明したように、本発明によれば、試験時プリン１
［ＰｉＯ複畝チックのゲートカットを行な゛つ恵後、テ
ッグ関Ｏ接続巌の出カビ°ン、入カピンをつなぐスキャ
ンチェーンを用い、第３図（６）（示す第１．第２０テ
ストパターンを出刃ピンｔｃ４え、入力ピンからテスト
値をとり出す操作をプログラムで行ない、期待値と比較
するだけで、短時間に正確な一１ＩＩ続線の異常診断が
可能となる。
［ＰｉＯ複畝チックのゲートカットを行な゛つ恵後、テ
ッグ関Ｏ接続巌の出カビ°ン、入カピンをつなぐスキャ
ンチェーンを用い、第３図（６）（示す第１．第２０テ
ストパターンを出刃ピンｔｃ４え、入力ピンからテスト
値をとり出す操作をプログラムで行ない、期待値と比較
するだけで、短時間に正確な一１ＩＩ続線の異常診断が
可能となる。
第１図（Ｇ）〜（（＋）は本発明の原理説明図、第２図
は実施例の構成説明図、第５図（ａ） 、 （６）は実
施四の動作説明図、第４図は従来例の説明図であり、図
中、３．４はシフトレジスタ、５はゲートカット、７゜
８はスキャンチェーン、１１．１２．２１〜２４はチッ
プ、２０は入カバターン発生部、２５はメモリ、２６は
診断回路を示す。
は実施例の構成説明図、第５図（ａ） 、 （６）は実
施四の動作説明図、第４図は従来例の説明図であり、図
中、３．４はシフトレジスタ、５はゲートカット、７゜
８はスキャンチェーン、１１．１２．２１〜２４はチッ
プ、２０は入カバターン発生部、２５はメモリ、２６は
診断回路を示す。
Claims (2)
- （１） プリント板内の多数のチップ間の出力ピンと入
力ピンとの接続の状態をテストする試験方法において、 前記複数チップの各出力ピンを直列に走査し、走査対象
毎のピンに所定レベルを，他のピンにその反転レベルを
与える第１のテストパターンと、該第１のテストパター
ンを全ピンに亘り反転させた第２のテストパターンとを
それぞれ対象ピンをシフトさせ、第１，第２のテストパ
ターンを順に発生する手段を設け、 該第１，第２のテストパターンに対応する入力ピンの期
待値を予めメモリに記憶しておき、該第１，第２のテス
トパターンを前記出力ピンに与えた時の入力ピンのテス
ト値を検出し、前記期待値と比較することにより、その
結果より接続異常を診断することを特徴とするプリント
板チップ間接続試験方法。 - （２） 前記第１，第２のテストパターンを層に発生す
る手段が、前記チップに内蔵されたクロック機構とスキ
ャンチェーン機構を利用し、チップ毎の入力ピンと出力
ピン間のゲートをオフに設定して試験を行なうようにし
たことを特徴とする請求項（１）記載のプリント板チッ
プ間接続試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067139A JPH02245675A (ja) | 1989-03-18 | 1989-03-18 | プリント板チップ間接続試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067139A JPH02245675A (ja) | 1989-03-18 | 1989-03-18 | プリント板チップ間接続試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245675A true JPH02245675A (ja) | 1990-10-01 |
Family
ID=13336270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067139A Pending JPH02245675A (ja) | 1989-03-18 | 1989-03-18 | プリント板チップ間接続試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245675A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299395B2 (en) * | 2003-06-19 | 2007-11-20 | Advantest Corporation | Test apparatus |
| WO2010103564A1 (ja) | 2009-03-10 | 2010-09-16 | 富士通株式会社 | 送受信装置、送信装置、受信装置、データの送受信方法 |
| WO2019151722A1 (ko) * | 2018-01-31 | 2019-08-08 | 삼성전자 주식회사 | 전기적 컴포넌트가 장착된 커넥터의 에러 발생을 감지할 수 있는 전자 장치 |
| CN115578957A (zh) * | 2022-09-27 | 2023-01-06 | 超聚变数字技术有限公司 | 数码管检测方法及相关设备 |
-
1989
- 1989-03-18 JP JP1067139A patent/JPH02245675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299395B2 (en) * | 2003-06-19 | 2007-11-20 | Advantest Corporation | Test apparatus |
| WO2010103564A1 (ja) | 2009-03-10 | 2010-09-16 | 富士通株式会社 | 送受信装置、送信装置、受信装置、データの送受信方法 |
| US8607103B2 (en) | 2009-03-10 | 2013-12-10 | Fujitsu Limited | Transmission/reception device, transmission device, reception device, and data transmission/reception method |
| WO2019151722A1 (ko) * | 2018-01-31 | 2019-08-08 | 삼성전자 주식회사 | 전기적 컴포넌트가 장착된 커넥터의 에러 발생을 감지할 수 있는 전자 장치 |
| CN115578957A (zh) * | 2022-09-27 | 2023-01-06 | 超聚变数字技术有限公司 | 数码管检测方法及相关设备 |
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