JPS6058423B2 - 配線チエツク方式 - Google Patents

Description

【発明の詳細な説明】 本発明はコネクタ付多芯ケーブルのコネクタ相互配線、
プラグインタイプのプリント回路板などのユニットから
構成されている電子装置の端子板およびプリント板コネ
クタ相互配線の配線チェックに関するものである。

従来、複数の配線をチェックするには各配線毎にブザー
またはテスターによつて導通状態を調べる手作業に頼り
、チェックに要す時間は大きく、しかも正確さを期しが
たいものであつた。

このため幾多の合理的な試験器や試験装置が開発研究さ
れているが、簡単なものは余剰配線などによる誤配線の
不良検出が難カルく、コンピュータ機能を有する高級な
ものはプログラムがかなり複雑となつて、いずれも完全
なものが困難なほか、被試験機の各コネクタおよび端子
板から端子数または配線数だけリード線を試験機に導か
なければならず、試験に手間がかかりこのため促進をさ
またげている。

試験機の内容が簡単で試験機と被試験機との接続が少な
い方法として、各々の配線を治具により数珠継ぎにして
、その始めと終りをブザーまたはテスターにより導通を
検べる方法がある。

この方法は極めて簡単ではあるが、途中の配線が誤配線
により閉回路になつていると、不良検出’ができない欠
点があるためほとんど実用化されていない。

本発明は数珠継ぎによる長所を失なうことはなく、前記
の短所を改善したもので、従来の試験方法と思想的に大
きく相違している点は、従来の２−値（電圧または電流
の有無）の所謂、振幅領域での状態監視による配線の良
否判定に対して、本発明の場合は、時間領域ての状態監
視をも含めた良否判定を取り入れたことにある。

これは数珠継ぎ方式の数珠継ぎの接続点の総てに、パル
ス数、幅、または遅延などの定量的な時間の重み付けを
行なうもので、数珠継ぎの始めから終りまでの入力チェ
ック信号に対して出力信号のパルス数、幅または遅延な
どについて、検定するものである。

したがつて本発明は、各配線に流れるチェック信号は時
間的にみて各配線とも異なるため、余剰配線があると時
間的に異なるチェック信号が重畳されるので、あらかじ
め設定した基準信号と比較して誤配線が容易に検出でき
るものであり、以下、図面により詳細に説明する。

第１図は本発明の一実施例を示す、図において１はチェ
ック信号として用いる１ビットの正極パルスを発生する
パルス発生器、２および４は被試験器Ｓのコネクタ、３
はコネクタ２および４に接続されている配線、５および
６は配線３を数珠継ぎにするためコネクタ２および４に
接続する数珠継ぎ治具、５１〜５５，６１〜６４は一定
時間の重み付けを行なう１ビット遅延のシフトレジスタ
、７はプリセット可能なりウンタによる基準信号発生器
、８はシフトレジスタ５５からのチェック信号と基準信
号発生器からの基準信号を比較するための比較器である
。

次に第２図の各部パルス波形にしたがつて第１図の動作
を説明する。

第１図はコネクタ２および４間に配線されている被試験
器Ｓを本発明によつて配線チェックするもので、まずパ
ルス発生器１からの１ビット正極パルス信号ａがチェッ
ク信号として二分され、一方は被試験器Ｓ入力としてコ
ネクタ２へ、他方は．基準信号発生器７に印加される、
被試験器Ｓは数珠継ぎ治具５と６の１ビット遅延のシフ
トレジスタ５１〜５５と６１〜６４により、あらかじめ
数珠継ぎとなつているので、チェック信号はｂおよびｃ
のようにシフトレジスタの数だけ遅延されて！行き、最
后のシフトレジスタ５５の出力は９ビット遅れたチェッ
ク信号ｄとなつて、コネクタ牡配線３、コネクタ２を通
り比較器８に到達する。

一方、パルス発生器１からのチェック信号を受けた基準
信号発生器７は、被試験器Ｓの数珠継ぎ・に要したシフ
トレジスタの数である９にプリセットしたカウンタによ
り、チェック信号を９ビット遅延したものと同じ基準信
号ｅを発生し比較器８に印加する。ここで比較器８は被
試験器出力からのチェック信号ｄと基準信号発生器７か
らの基準信号ｅと比較して、一致か不一致かにより配線
が正しいかどうかを判定することができる。

もしチェック信号Ｂ，ｃ間が余剰配線により閉回路にな
つているときは、チェック信号がシフトレジスタ６１を
通らないので信号の遅れが少なくなり、フリップフロッ
プ５５からの出力はｄの如くになり、基準信号と一致し
ないので容易に誤配線を判定できる。

第１図、第２図は本発明による配線チェックの原理的動
作を説明するため、極めて簡単な被試験器を例にしたも
のであるが、このほか分岐されている配線や、配線され
ていない空き端子が正しいかどうかについても、シフト
レジスタおよび部分的に比較器を用いることによつて簡
単にチェックすることもできる。

以下これを説明する。

第３図Ａ，Ｂは空端子のチェックの実施例である。

Ａ図の場合は、空端子９１〜９４を数珠継ぎとし、両端
にシフトレジスタ５６，５７を接続している。

この様に数珠継ぎした部分を第１図に示す数珠継のルー
プの一部に加えて、空端子への誤配線を含めたチェック
を行なう。

具体的には、第１図におけるシフトレジスタ５５を端子
９１に接続し（この場合シフトレジスタ５６は不要があ
る）第３図Ａにおけるシフトレジスタ５７を第１図の端
子９５に接続する。

第３図Ａの場合空端子９１〜９４相互間に配線されてい
る場合チェックが不可能である。

これを解決するためにはＢ図の如く、空端子間にシフト
レジスタ５８，５９，６０を挿入するとよい。

以上の構成により空端子を含めた誤配線のチェックが可
能である。

次に第４図Ａ，Ｂにより分岐配線のチェックについて説
明する。

第４図Ａは、コネクタＹの端子Ｙ１からコネクタＸの端
子Ｘｌ，Ｘ２へ分岐した場合て、端子Ｘｌ，Ｘ２の出力
端に排他的論理和回路ＥＯＲを接続している。

この場合正しく配線されておれは排他的論理和回路ＥＯ
Ｒからは出力が出ないが、誤配線があると出力が得られ
る。

第４図Ｂの場合は、コネクタＺの端子Ｚ、からコネクタ
Ｙの端子Ｙ１、コネクタＸの端子Ｘ１へ分岐した場合で
、この場合には端子Ｙｌ，Ｙ２間にシフトレジスタ６５
を、端子Ｘ１にシフトレジスタ６６を接続し、更に端子
Ｘ２とシフトレジスタ６６を排他的論理和回路ＥＯＲに
接続した。

この様に接続して端子Ｚ１の方からチェック信号を入力
すると、誤配線がこのとき排他的論理和回路から出力が
得られる。

以上はシフトレジスタによる遅延時間を利用したもので
あるが、以下にパルス幅およびパルス存在期間によるチ
ェック法について述べる。

第５図によりパルス幅を用いたチェックを行なうための
構成を説明する。

図において第１図におけるシフトレジスタ５１の部分を
代表して示した。

図の回路では、シフトレジスタを通過するごとにパルス
幅が広くなる様にするため、シフトレジスタ５１への入
力を２分岐し、一方をシフトレジスタ５１へ入力し、他
方をシフトレジスタ５１の出力とともにオア回路０Ｒ１
へ入力する様にした。

シフトレジスタ５１からの出力は１ビット遅延するため
、シフトレジスタ５１への入力と合成するとオア回路か
ら２倍のパルス幅の出力が得られる。

同様の構成をシフトレジスタ５２〜５５，６１〜６４の
部分に適用する。

これによりシフトレジスタの分だけパルス幅が広くなる
ので基準信号も同様の幅を持つ必要がある。

次にパルス存在期間によるチェック法を第６図に示す。

図においてはシフトレジスタ５１の前段にアンド回路Ａ
ＤＩを挿入し、チェック信号を２分岐し、一方をシフト
レジスタ５１へ入力し他方をアンド回路ＡＤｌへ入力す
る。アンド回路ＡＤｌからの出力はオア回路０Ｒ２に直
接入力するが、シフトレジスタ５１の出力はアンド回路
ＡＤ２に入力し、アンド回路ＡＤ２の出力をオア回路０
Ｒ２に入力する。

アンド回路ＡＤｌ，ＡＤ２にはクロック信号ＣＬを入力
し、夫々テスト信号との論理積を取る。

オア回路０Ｒ２では、アンド回路ＡＤｌ，ＡＤ２からの
出力の論理和を取るのでパルス存在期間が延長され、オ
ア回路０Ｒ２からは、一つのチェック信号に対して、２
つのパルスが得られる。以上の回路をシフトレジスタ５
２〜５５，６１〜６４においても付加する。

この場合は最終段のシフトレジスタから出力されるパル
ス数と基準のパルス数を比較することによりパルス存在
期間を判断する。

以上述べた様に、本発明によれば、テスト信号に時間的
な重みづけを行なつているので、誤配線を正確に検出す
ることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は第１図の
動作波形図、第３図Ａ，Ｂｌ第４図Ａ，Ｂ、第５図、第
６図は本発明の他の実施例を示す図である。 図において１はパルス発生器、２，４はコネクタ、５，
６は数珠継ぎ治具、５１〜６５はシフトレジスタ、ＥＯ
Ｒは排他的論理和回路、０Ｒ１，０Ｒ２はオア回路、Ａ
Ｄｌ，ＡＤ２はアンド回路である。

Claims (1)

1. 【特許請求の範囲】 １ チェックすべき配線を数珠継ぎにしてチェック信号
   を加えることにより配線のチェックを行なう配線チェッ
   ク方式において、数珠継ぎの部分に時間的な重みづけ手
   段を挿入し、該重みづけ手段により該チェック信号に重
   みづけを行ない、該チェック信号の伝達時間特性を検定
   することにより配線のチェックを行なう様にした配線チ
   ェック方式。 ２ 該重みづけ手段としてシフトレジスタを用い、該チ
   ェック信号を該シフトレジスタにより遅延させ、基準信
   号と時間的な比較を行なう様にしたことを特徴とする特
   許請求の範囲第１項記載の配線チェック方式。 ３ 該重みづけ手段としてパルス幅変換回路を用い、該
   チェック信号のパルス幅を変換し、基準信号とパルス幅
   の比較を行なう様にした特許請求の範囲第１項記載の配
   線チェック方式。 ４ 該重みづけ手段としてパルス存在期間変換回路を用
   い、該パルス存在期間変換回路によつて変換された期間
   内に存在するパルス数と基準パルス数とを比較する様に
   した特許請求の範囲第１項記載の配線チェック方式。