JPH02245811A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02245811A JPH02245811A JP1067273A JP6727389A JPH02245811A JP H02245811 A JPH02245811 A JP H02245811A JP 1067273 A JP1067273 A JP 1067273A JP 6727389 A JP6727389 A JP 6727389A JP H02245811 A JPH02245811 A JP H02245811A
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- JP
- Japan
- Prior art keywords
- speed
- option
- slot
- option board
- information processing
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/185—Mounting of expansion boards
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/184—Mounting of motherboards
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for supporting printed circuit boards
- G06F1/185—Mounting of expansion boards
- G06F1/186—Securing of expansion boards in correspondence to slots provided at the computer enclosure
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Human Computer Interaction (AREA)
- Computer And Data Communications (AREA)
- Time-Division Multiplex Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理装置の増設オプションボードを接続
するオプションスロットをもった情報処理装置に間する
。
するオプションスロットをもった情報処理装置に間する
。
［従来の技術］
従来、情報処理装置の増設オプションボードを接続する
スロットは、オプションボードに関して従来の機種との
互換性をとる為、従来からあるオプションボードが接続
できるような信号線を接続し、より高速な動作を必要と
する、例えば高速に動作させることができるＲＡＭボー
ドなどのオプションボードを接続する場合は、高速用の
信号線を接続した、前記スロットとは独立した専用のス
ロットを備えていた。
スロットは、オプションボードに関して従来の機種との
互換性をとる為、従来からあるオプションボードが接続
できるような信号線を接続し、より高速な動作を必要と
する、例えば高速に動作させることができるＲＡＭボー
ドなどのオプションボードを接続する場合は、高速用の
信号線を接続した、前記スロットとは独立した専用のス
ロットを備えていた。
［発明が解決しようとする課題］
しかし、かかる従来技術では、従来のオプションボード
用のスロットと、高速用のオプションスロットを別々に
独立して用意する必要があるため、例えばラップトツブ
コンピュータのような小型化を要求される情報処理装置
においては小型化が困難であり、あるいは高速用のスロ
ットを持つことができず、より高速に処理することが可
能な情報処理装置の要求に答えられないという欠点があ
った。
用のスロットと、高速用のオプションスロットを別々に
独立して用意する必要があるため、例えばラップトツブ
コンピュータのような小型化を要求される情報処理装置
においては小型化が困難であり、あるいは高速用のスロ
ットを持つことができず、より高速に処理することが可
能な情報処理装置の要求に答えられないという欠点があ
った。
本発明は前記問題点を解決し、同一のスロットに高速用
オプションボードの信号線と、従来のオプションボード
が接続できる信号線を切り替えて接続し、より省スペー
スで、かつ、高速に動作するオプションボードと、従来
からのオプションボードが接続できる情報処理装置を提
供することを目的とする。
オプションボードの信号線と、従来のオプションボード
が接続できる信号線を切り替えて接続し、より省スペー
スで、かつ、高速に動作するオプションボードと、従来
からのオプションボードが接続できる情報処理装置を提
供することを目的とする。
［課題を解決するための手段］
本発明は、増設オプションボードを接続可能なスロット
を有する情報処理装置において、前記スロットに接続す
る信号線を高速動作が可能な信号線と低速動作用の信号
線を切り替える手段と、前記スロットに接続される増設
オプションボードに応じて前記高速動作が可能な信号線
と前記低速動作用の信号線を切り替えて作動する同一の
前記スロットが備えられていることを特徴とする。
を有する情報処理装置において、前記スロットに接続す
る信号線を高速動作が可能な信号線と低速動作用の信号
線を切り替える手段と、前記スロットに接続される増設
オプションボードに応じて前記高速動作が可能な信号線
と前記低速動作用の信号線を切り替えて作動する同一の
前記スロットが備えられていることを特徴とする。
［作用コ
本発明において、同一のスロットに高速用オプションボ
ードの信号線と、従来のオプションボードが接続できる
信号線を切り替えて接続し、より省スペースで、かつ、
高速に動作するオプションボードと従来のオプションボ
ードが接続できる。
ードの信号線と、従来のオプションボードが接続できる
信号線を切り替えて接続し、より省スペースで、かつ、
高速に動作するオプションボードと従来のオプションボ
ードが接続できる。
［実施例］
以下、この発明の実施例を図面に基ずいて説明する。
第１図は、本発明の一実施例に係わるラップトツブコン
ピュータの外観図であり、ラップトツブコンピュータ本
体（１０）、液晶表示装置（１１）、フロッピディスク
ドライブ（１２）、キー人力装置（１３）、増設オプシ
ョンボード格納部（１４）等から構成され、増設オプシ
ョンボード格納部には増設オプションボード用のスロッ
トがあって、各種信号線が接続されている。
ピュータの外観図であり、ラップトツブコンピュータ本
体（１０）、液晶表示装置（１１）、フロッピディスク
ドライブ（１２）、キー人力装置（１３）、増設オプシ
ョンボード格納部（１４）等から構成され、増設オプシ
ョンボード格納部には増設オプションボード用のスロッ
トがあって、各種信号線が接続されている。
第２図は本発明の増設オプションスロットへの信号の接
続を図示したものである。
続を図示したものである。
増設オプションボード） （２３）、高速用信号を使用
するオプションボードの接続を検出するスイッチ（２０
）、システムアドレスバスと高速アドレスバス及びＣＰ
Ｕステータス信号を切り替えるセレクタ（２１）、シス
テムデータバスと高速データバスを切り替えるセレクタ
（２２）、及び前記セレクタを切り替える制御線によっ
て構成されている。
するオプションボードの接続を検出するスイッチ（２０
）、システムアドレスバスと高速アドレスバス及びＣＰ
Ｕステータス信号を切り替えるセレクタ（２１）、シス
テムデータバスと高速データバスを切り替えるセレクタ
（２２）、及び前記セレクタを切り替える制御線によっ
て構成されている。
システムアドレスバス、及びシステムデータバスは、従
来からのオプションボードや、ラップトツブコンピュー
タ本体（１０）の低速のＩ１０素子や、低速のメモリが
接続されるため、それらを考慮したウェイトを挿入する
ので、一定態下のサイクルタイムにすることはできない
。
来からのオプションボードや、ラップトツブコンピュー
タ本体（１０）の低速のＩ１０素子や、低速のメモリが
接続されるため、それらを考慮したウェイトを挿入する
ので、一定態下のサイクルタイムにすることはできない
。
一方、高速アドレスバス、高速データバス、ＣＰＵステ
ータス信号はＣＰＵ直結のバスであり、メモリ等高速動
作を前提とした回路を接続することで、ＣＰＵの処理ス
ピードを最大限に利用することができる。
ータス信号はＣＰＵ直結のバスであり、メモリ等高速動
作を前提とした回路を接続することで、ＣＰＵの処理ス
ピードを最大限に利用することができる。
以下、従来のオプションボード及び高速用信号を使用し
たオプションボードを接続した場合について説明する。
たオプションボードを接続した場合について説明する。
高速用信号を使用しない従来のオプションボードを接続
したとき、高速用信号を使用するオプションボードを接
続したことを検出するスイッチが押されず、アドレスバ
スセレクタ（２１）の選択信号はシステムバス側を選択
し、高速アドレスバス及びＣＰＵステータス信号はスロ
ットに接続されず、システムアドレスバスがスロットに
接続される。
したとき、高速用信号を使用するオプションボードを接
続したことを検出するスイッチが押されず、アドレスバ
スセレクタ（２１）の選択信号はシステムバス側を選択
し、高速アドレスバス及びＣＰＵステータス信号はスロ
ットに接続されず、システムアドレスバスがスロットに
接続される。
データバスセレクタ（２２）も同様に高速データバスは
スロットに接続されず、システムデータバスがスロット
に接続される。従って従来のオプションボードは動作す
ることができる。
スロットに接続されず、システムデータバスがスロット
に接続される。従って従来のオプションボードは動作す
ることができる。
高速用信号を利用するオプションボードを接続したとき
、このオプションボードには従来のボードには無い位置
にある、高速用信号を利用するボードが接続されたこと
を検出するスイッチ（２０）を押す突起があり、前記ス
イッチを押す。この為、アドレスバスセレクタ（２１）
は高速アドレスバス及びＣＰＵステータスを選択し、デ
ータバスセレクタは高速データバスを選択し、それぞれ
スロットに接続される。これにより高速用信号を利用し
たオプションボードが動作できる。また、高速用オプシ
ョンボードと従来のオプションボードが前記高速用信号
と低速用信号を同一スロットで切り替えて接続するいく
つものスロットで混在使用が可能なよう、データバスセ
レクタの高速データバス出力は、高速用信号を利用した
オプションボードが高速データバスを使用するときに出
力する信号（２４）により制御し、必要時以外は、高速
データバスの出力を禁止している。
、このオプションボードには従来のボードには無い位置
にある、高速用信号を利用するボードが接続されたこと
を検出するスイッチ（２０）を押す突起があり、前記ス
イッチを押す。この為、アドレスバスセレクタ（２１）
は高速アドレスバス及びＣＰＵステータスを選択し、デ
ータバスセレクタは高速データバスを選択し、それぞれ
スロットに接続される。これにより高速用信号を利用し
たオプションボードが動作できる。また、高速用オプシ
ョンボードと従来のオプションボードが前記高速用信号
と低速用信号を同一スロットで切り替えて接続するいく
つものスロットで混在使用が可能なよう、データバスセ
レクタの高速データバス出力は、高速用信号を利用した
オプションボードが高速データバスを使用するときに出
力する信号（２４）により制御し、必要時以外は、高速
データバスの出力を禁止している。
第３図はオプション基板を挿入する部分の略図である。
３０はオプション基板、３１は３０を受ける方のコネク
タ、３５．３６は電極、３３はオプション基板上の突起
で差し込んでいくとマイクロスイッチ２０の腕３４に当
り、スイッチの突起３７を押してスイッチ２０が作動す
る。３２はオプション基板３０が差し込まれる方向の矢
印を示す。
タ、３５．３６は電極、３３はオプション基板上の突起
で差し込んでいくとマイクロスイッチ２０の腕３４に当
り、スイッチの突起３７を押してスイッチ２０が作動す
る。３２はオプション基板３０が差し込まれる方向の矢
印を示す。
３８はマイクロスイッチ２０のリード線であり、第２図
の２０のような接続になっている。
の２０のような接続になっている。
［発明の効果］
以上、本発明によれば同一のスロットに高速用オプショ
ンボードの信号線と、従来のオプションボードが接続で
きる信号線を切り替えて接続することで、より省スペー
スで、かつ、高速に動作するオプションボードと従来の
オプションボードが接続できる情報処理装置とすること
ができる。
ンボードの信号線と、従来のオプションボードが接続で
きる信号線を切り替えて接続することで、より省スペー
スで、かつ、高速に動作するオプションボードと従来の
オプションボードが接続できる情報処理装置とすること
ができる。
なお、実施例中の高速用信号を利用するオプションボー
ドの接続を検出する手段として、スイッチを使用したが
、手動スイッチでもよいが、自動的に検出機能を持つも
のでもよく、スイッチに限らず、ハード的にもソフト的
に切り替えても構わないことは言うまでもない。
ドの接続を検出する手段として、スイッチを使用したが
、手動スイッチでもよいが、自動的に検出機能を持つも
のでもよく、スイッチに限らず、ハード的にもソフト的
に切り替えても構わないことは言うまでもない。
第１図は、本発明の一実施例を示すラップトツブコンピ
ュータの外観図、第２図は本発明による増設オプション
スロットへの信号の接続図。第３図は本発明による切り
替え機構部を示す略図である。 １０ ・・・・・・ ラップトツブコンピュータ本体 増設オプションボード格納 部 高速オプションボード検出 スイッチ アドレスバスセレクタ データバスセレクタ 増設オプションスロット 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名 第３図 第２図 手続補正書 平成１年１１月２１日 １ 事件の表示 平成１年特許願第６７２７３号 ２ 発明の名称 情報処理装置 ３ 補正をする者 事件との関係
ュータの外観図、第２図は本発明による増設オプション
スロットへの信号の接続図。第３図は本発明による切り
替え機構部を示す略図である。 １０ ・・・・・・ ラップトツブコンピュータ本体 増設オプションボード格納 部 高速オプションボード検出 スイッチ アドレスバスセレクタ データバスセレクタ 増設オプションスロット 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部 他１名 第３図 第２図 手続補正書 平成１年１１月２１日 １ 事件の表示 平成１年特許願第６７２７３号 ２ 発明の名称 情報処理装置 ３ 補正をする者 事件との関係
Claims (1)
- 増設オプションボードを接続可能なスロットを有する情
報処理装置において、前記スロットに接続する信号線を
高速動作が可能な信号線と低速動作用の信号線を切り替
える手段と、前記スロットに接続される増設オプション
ボードに応じて前記高速動作が可能な信号線と前記低速
動作用の信号線を切り替えて作動する同一の前記スロッ
トが備えられていることを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067273A JPH02245811A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
| KR1019900003629A KR900015002A (ko) | 1989-03-18 | 1990-03-19 | 데이타 처리장치 |
| EP19900302924 EP0401960A3 (en) | 1989-03-18 | 1990-03-19 | Data processing apparatus with a slot for an additional board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067273A JPH02245811A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245811A true JPH02245811A (ja) | 1990-10-01 |
Family
ID=13340193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067273A Pending JPH02245811A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0401960A3 (ja) |
| JP (1) | JPH02245811A (ja) |
| KR (1) | KR900015002A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058045A (en) * | 1990-03-09 | 1991-10-15 | Ma Hsi K | Battery and expansion slot changeable computer |
| FR2671887B1 (fr) * | 1991-01-21 | 1995-06-09 | Systolic Sarl | Dispositif electronique permettant la connexion et la deconnexion d'une ligne de bus d'un systeme informatique. |
| US5473766A (en) * | 1991-09-11 | 1995-12-05 | Compaq Computer Corp. | Signal routing circuit for interchangeable microprocessor socket |
| EP0592650A1 (en) * | 1992-05-04 | 1994-04-20 | Compaq Computer Corporation | Signal routing circuit for microprocessor upgrade socket |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314353A (en) * | 1978-03-09 | 1982-02-02 | Motorola Inc. | On chip ram interconnect to MPU bus |
| JPS59186020A (ja) * | 1983-04-07 | 1984-10-22 | Fanuc Ltd | デ−タ転送制御方式 |
-
1989
- 1989-03-18 JP JP1067273A patent/JPH02245811A/ja active Pending
-
1990
- 1990-03-19 EP EP19900302924 patent/EP0401960A3/en not_active Withdrawn
- 1990-03-19 KR KR1019900003629A patent/KR900015002A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0401960A2 (en) | 1990-12-12 |
| EP0401960A3 (en) | 1991-06-12 |
| KR900015002A (ko) | 1990-10-25 |
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