JPH02208785A - バス・モニタ・内蔵形の１チップ・マイクロプロセッサ - Google Patents
バス・モニタ・内蔵形の１チップ・マイクロプロセッサInfo
- Publication number
- JPH02208785A JPH02208785A JP1030782A JP3078289A JPH02208785A JP H02208785 A JPH02208785 A JP H02208785A JP 1030782 A JP1030782 A JP 1030782A JP 3078289 A JP3078289 A JP 3078289A JP H02208785 A JPH02208785 A JP H02208785A
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- JP
- Japan
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- external
- sampling
- bus
- data
- terminal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バス・モニタ内蔵形の１チップ・マイクロプロセッサに
関し、 ｌチップ・マイクロプロセッサの内部バス上の情報を簡
単に外部に出力できるようにすることを目的とし、 外部サンプリング信号が印加される外部サンプリング端
子と、１チップ・マイクロプロセッサの内部アドレス、
・バス及び内部データ・バス上のデータを外部サンプリ
ング信号に従ってサンプリングするサンプリング手段と
、サンプリング手段から出力されるデータを蓄えるメモ
リ手段と、外部端子と、メモリ手段からのデータ及び他
の回路からのデータが入力され且つ出力側が外部端子に
接続される選択手段と、外部信号端子とを具備し、外部
信号端子に所定値の信号が印加されたときに、メモリ手
段から出力されたデータが選択手段および外部端子を介
して外部に出力されるよう構成されていることを構成要
件としている。
関し、 ｌチップ・マイクロプロセッサの内部バス上の情報を簡
単に外部に出力できるようにすることを目的とし、 外部サンプリング信号が印加される外部サンプリング端
子と、１チップ・マイクロプロセッサの内部アドレス、
・バス及び内部データ・バス上のデータを外部サンプリ
ング信号に従ってサンプリングするサンプリング手段と
、サンプリング手段から出力されるデータを蓄えるメモ
リ手段と、外部端子と、メモリ手段からのデータ及び他
の回路からのデータが入力され且つ出力側が外部端子に
接続される選択手段と、外部信号端子とを具備し、外部
信号端子に所定値の信号が印加されたときに、メモリ手
段から出力されたデータが選択手段および外部端子を介
して外部に出力されるよう構成されていることを構成要
件としている。
本発明は、１チップ・マイクロプロセッサ、特に、シン
グル・モードで動作しているときでも、内部バスの情報
を外部に出力できるようになったバス・モニタ内蔵形の
１チップ・マイクロプロセッサに関するものである。
グル・モードで動作しているときでも、内部バスの情報
を外部に出力できるようになったバス・モニタ内蔵形の
１チップ・マイクロプロセッサに関するものである。
第３図はｌチップ・マイクロプロセッサの概要を示す図
である。同図において、１は１チップ・マイクロプロセ
ッサ、２はＩ１０ボート、３はＣＰＵ、４はＲＡＭ、５
はシリアル回線、６はタイマ、７はＲＯＭ、８は外部メ
モリをそれぞれ示している。
である。同図において、１は１チップ・マイクロプロセ
ッサ、２はＩ１０ボート、３はＣＰＵ、４はＲＡＭ、５
はシリアル回線、６はタイマ、７はＲＯＭ、８は外部メ
モリをそれぞれ示している。
１チップ・マイクロプロセッサ１は、Ｉ１０ボート２や
ＣＰＵ３．ＲＡＭ４． シリアル回線５゜タイマ６、Ｒ
ＯＭ７等を内蔵している。ｌチップ・マイクロプロセッ
サ１と外部メモリ８は、信号線で接続されている。ＲＯ
Ｍ７の中にはプログラムが格納されており、外部メモリ
８の中にもプログラムが格納されている。１チップ・マ
イクロプロセッサ１の動作モードには、シングル・モー
ドと外部拡張メモリ・モードとがある。シングル・モー
ドとはＲＯＭ７のプログラムの制御下で動作するモード
であり、外部拡張メモリ・モードとは外部メモリ８のプ
ログラムの制御下で動作するモードである。シングル・
モードと外部拡張メモリ・モードの切分けは、制御端子
等を使用して行われる。
ＣＰＵ３．ＲＡＭ４． シリアル回線５゜タイマ６、Ｒ
ＯＭ７等を内蔵している。ｌチップ・マイクロプロセッ
サ１と外部メモリ８は、信号線で接続されている。ＲＯ
Ｍ７の中にはプログラムが格納されており、外部メモリ
８の中にもプログラムが格納されている。１チップ・マ
イクロプロセッサ１の動作モードには、シングル・モー
ドと外部拡張メモリ・モードとがある。シングル・モー
ドとはＲＯＭ７のプログラムの制御下で動作するモード
であり、外部拡張メモリ・モードとは外部メモリ８のプ
ログラムの制御下で動作するモードである。シングル・
モードと外部拡張メモリ・モードの切分けは、制御端子
等を使用して行われる。
従来、１チップ・マイクロプロセッサのシングル動作時
は、マイクロプロセッサ内蔵のＲＯＭ７を使用するため
、アドレスやデータはマイクロプロセッサ外部に出力さ
れないケースが多く、マイクロプロセッサの動作を外部
より把握することは困難である。また、アドレス・バス
やデータ・バスの状態が出力されたとしても、マイクロ
プロセッサの動作を把握するにはバス・アナライザ装置
を用いる必要があり、その解析と装置の備付は等が必要
になり、容易ではない。特に、マイクロプロセッサの故
障等が発生した場合、先ずマイクロプロセッサの動作状
態を知る必要が生じ、アドレス・バスやデータ・バス上
の情報によりプログラムの内容を確認し、動作解析する
ことにより故障解析を行う必要がある。
は、マイクロプロセッサ内蔵のＲＯＭ７を使用するため
、アドレスやデータはマイクロプロセッサ外部に出力さ
れないケースが多く、マイクロプロセッサの動作を外部
より把握することは困難である。また、アドレス・バス
やデータ・バスの状態が出力されたとしても、マイクロ
プロセッサの動作を把握するにはバス・アナライザ装置
を用いる必要があり、その解析と装置の備付は等が必要
になり、容易ではない。特に、マイクロプロセッサの故
障等が発生した場合、先ずマイクロプロセッサの動作状
態を知る必要が生じ、アドレス・バスやデータ・バス上
の情報によりプログラムの内容を確認し、動作解析する
ことにより故障解析を行う必要がある。
本発明は、この点に鑑みて創作されたものであって、１
チップ・マイクロプロセッサの内部バス上の情報を簡単
に外部に出力できるようになったバス・モニタ内蔵形の
１チップ・マイクロプロセッサを提供することを目的と
している。
チップ・マイクロプロセッサの内部バス上の情報を簡単
に外部に出力できるようになったバス・モニタ内蔵形の
１チップ・マイクロプロセッサを提供することを目的と
している。
第１図は本発明の原理説明図である。本発明のバス・モ
ニタ内蔵形の１チップ・マイクロプロセッサは、外部サ
ンプリング信号が印加される外部サンプリング端子と、
１チップ・マイクロプロセッサの内部アドレス・バス及
び内部データ・バス上のデータを外部サンプリング信号
に従ってサンプリングするサンプリング手段と、サンプ
リング手段から出力されるデータを蓄えるメモリ手段と
、外部端子と、メモリ手段からのデータ及び他の回路か
らのデータが入力され且つ出力側が外部端子に接続され
る選択手段と、外部信号端子とを具備している。
ニタ内蔵形の１チップ・マイクロプロセッサは、外部サ
ンプリング信号が印加される外部サンプリング端子と、
１チップ・マイクロプロセッサの内部アドレス・バス及
び内部データ・バス上のデータを外部サンプリング信号
に従ってサンプリングするサンプリング手段と、サンプ
リング手段から出力されるデータを蓄えるメモリ手段と
、外部端子と、メモリ手段からのデータ及び他の回路か
らのデータが入力され且つ出力側が外部端子に接続され
る選択手段と、外部信号端子とを具備している。
外部信号端子に所定値の信号が印加されたときには、メ
モリ手段から出力されたデータが選択手段および外部端
子を介して外部に出力される。
モリ手段から出力されたデータが選択手段および外部端
子を介して外部に出力される。
以上の構成を具備することにより、マイクロプロセッサ
の動作を容易に解析することが出来、且つバス・アナラ
イザ装置がなくても容易にアドレス・バスやデータ・バ
スの状態を知ることが可能になる。
の動作を容易に解析することが出来、且つバス・アナラ
イザ装置がなくても容易にアドレス・バスやデータ・バ
スの状態を知ることが可能になる。
第２図は本発明の１実施例のブロック図である。
同図において、１０はアドレス・バス／データ・バス・
サンプリング回路、１１はサンプリング回路、１２はア
ドレス生成回路、２０はトレース・メモリ、２１はメモ
リからの読み出し／書込回路（Ｒ／Ｗ生成回路）、２２
はトレース・メモリ部、３０は外部端子ＭＰＸ回路、３
１はマルチプレクサをそれぞれ示している。
サンプリング回路、１１はサンプリング回路、１２はア
ドレス生成回路、２０はトレース・メモリ、２１はメモ
リからの読み出し／書込回路（Ｒ／Ｗ生成回路）、２２
はトレース・メモリ部、３０は外部端子ＭＰＸ回路、３
１はマルチプレクサをそれぞれ示している。
第２図は本発明の１チップ・マイクロプロセッサの要部
（バス・モニタ部分）を示すものである。
（バス・モニタ部分）を示すものである。
アドレス・バス／データ・バス・サンプリング回路１０
は、サンプリング回路１１と、アドレス生成回路１２と
を有している。サンプリング回路１１は、外部サンプリ
ング信号に同期してＮ本の内部アドレス・バスおよびＭ
本の内部データ・バス上の情報をサンプリングするもの
である。サンプリングされた情報は、トレース・メモリ
部２２のデータ入力部に供給される。アドレス生成回路
１２は、カウンタであって、外部サンプリング信号に基
づいてアドレスを生成する。生成されたアドレスは、Ｒ
／Ｗ生成回路２１およびトレース・メモリ部２２のアド
レス端子に供給される。
は、サンプリング回路１１と、アドレス生成回路１２と
を有している。サンプリング回路１１は、外部サンプリ
ング信号に同期してＮ本の内部アドレス・バスおよびＭ
本の内部データ・バス上の情報をサンプリングするもの
である。サンプリングされた情報は、トレース・メモリ
部２２のデータ入力部に供給される。アドレス生成回路
１２は、カウンタであって、外部サンプリング信号に基
づいてアドレスを生成する。生成されたアドレスは、Ｒ
／Ｗ生成回路２１およびトレース・メモリ部２２のアド
レス端子に供給される。
トレース・メモリ２０は、Ｒ／Ｗ生成回路２１と、トレ
ース・メモリ部２２を有している。Ｒ／Ｗ生成回路２１
は、アドレス生成回路１２から送られて来たアドレスに
基づいてＲ／Ｗ信号（読出し／書込み信号）を生成する
。これらの制御信号はトレース・メモリ２２に送られる
。トレース・メモリ部２２は、サンプリング回路１１か
ら送られて来たサンプリング情報を記憶するものである
。
ース・メモリ部２２を有している。Ｒ／Ｗ生成回路２１
は、アドレス生成回路１２から送られて来たアドレスに
基づいてＲ／Ｗ信号（読出し／書込み信号）を生成する
。これらの制御信号はトレース・メモリ２２に送られる
。トレース・メモリ部２２は、サンプリング回路１１か
ら送られて来たサンプリング情報を記憶するものである
。
トレース・メモリ部２２から読み出されたデータ（サン
プリング情報）は、マルチプレクサ３１に送られる。
プリング情報）は、マルチプレクサ３１に送られる。
外部端子ＭＰＸ回路３０は、マルチプレクサ３１を有し
ている。マルチプレクサ３１は、外部アナライザ端子の
信号が論理「１」のときにはトレース・メモリ部２２か
らのデータを出力し、外部アナライザ端子の信号が論理
「０」のときには他の回路（例えばＩ１０ポート）から
のデータを出力する。マルチプレクサ３１の出力側は外
部端子に接続されている。
ている。マルチプレクサ３１は、外部アナライザ端子の
信号が論理「１」のときにはトレース・メモリ部２２か
らのデータを出力し、外部アナライザ端子の信号が論理
「０」のときには他の回路（例えばＩ１０ポート）から
のデータを出力する。マルチプレクサ３１の出力側は外
部端子に接続されている。
外部サンプリング端子には、外部サンプリング信号が印
加される。外部サンプリング信号としてはマイクロプロ
セッサの基本タロツクを使用することが出来る。外部ア
ナライザ端子に論理「１」が印加されているときには、
サンプリング回路１・１およびアドレス生成回路１２が
イネーブル状態になると共に、マルチプレクサ３１はト
レース・メモリ部２２からのデータを出力する。外部ア
ナライザ端子に論理「０」が印加されているときには、
サンプリング回路１１およびアドレス生成回路１２がデ
ィスエーブル状態になり、マルチプレクサ３１は他の回
路（例えばＩ１０ボート）からのデータを出力する。
加される。外部サンプリング信号としてはマイクロプロ
セッサの基本タロツクを使用することが出来る。外部ア
ナライザ端子に論理「１」が印加されているときには、
サンプリング回路１・１およびアドレス生成回路１２が
イネーブル状態になると共に、マルチプレクサ３１はト
レース・メモリ部２２からのデータを出力する。外部ア
ナライザ端子に論理「０」が印加されているときには、
サンプリング回路１１およびアドレス生成回路１２がデ
ィスエーブル状態になり、マルチプレクサ３１は他の回
路（例えばＩ１０ボート）からのデータを出力する。
故障解析時には、外部サンプリング信号を外部サンプリ
ング端子に印加することにより、マイクロプロセッサの
内部アドレス・バス、内部データ・バスの情報をトレー
ス・メモ”す２０に蓄積する。
ング端子に印加することにより、マイクロプロセッサの
内部アドレス・バス、内部データ・バスの情報をトレー
ス・メモ”す２０に蓄積する。
蓄積する内容は、外部サンプリング端子の印加タイミン
グにより任意の期間可能となる。トレース・メモリ２０
の情報の出力は、外部アナライザ端子をアクティブにす
ることにより、可能となる。
グにより任意の期間可能となる。トレース・メモリ２０
の情報の出力は、外部アナライザ端子をアクティブにす
ることにより、可能となる。
以上の説明から明らかなように、本発明によれば、１チ
ップ・マイクロプロセッサがシングル・モードで動作し
ている場合においても、内部アドレス・バスや内部デー
タ・バス上の情報を簡単に外部に取り出すことが出来る
。
ップ・マイクロプロセッサがシングル・モードで動作し
ている場合においても、内部アドレス・バスや内部デー
タ・バス上の情報を簡単に外部に取り出すことが出来る
。
第１図は本発明の原理説明図、第２図は本発明の１実施
例のブロック図、第３図は１チップ・マイクロプロセッ
サの概要を示す図である。 １０・・・アドレス・バス／データ・バス・サンプリン
グ回路、１１・・・サンプリング回路、１２・・・アド
レス生成回路、２０・・・トレース・メモリ、２１・・
・Ｒ／Ｗ生成回路、２２・・・トレース・メモリ部、３
０・・・外部端子ＭＰＸ回路、３１・・・マルチプレク
サ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
例のブロック図、第３図は１チップ・マイクロプロセッ
サの概要を示す図である。 １０・・・アドレス・バス／データ・バス・サンプリン
グ回路、１１・・・サンプリング回路、１２・・・アド
レス生成回路、２０・・・トレース・メモリ、２１・・
・Ｒ／Ｗ生成回路、２２・・・トレース・メモリ部、３
０・・・外部端子ＭＰＸ回路、３１・・・マルチプレク
サ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 外部サンプリング信号が印加される外部サンプリング端
子と、 １チップ・マイクロプロセッサの内部アドレス・バス及
び内部データ・バス上のデータを外部サンプリング信号
に従ってサンプリングするサンプリング手段と、 サンプリング手段から出力されるデータを蓄えるメモリ
手段と、 外部端子と、 メモリ手段からのデータ及び他の回路からのデータが入
力され且つ出力側が外部端子に接続される選択手段と、 外部信号端子と を具備し、 外部信号端子に所定値の信号が印加されたときに、メモ
リ手段から出力されたデータが選択手段および外部端子
を介して外部に出力されるよう構成されている ことを特徴とするバス・モニタ内蔵形の１チップ・マイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030782A JPH02208785A (ja) | 1989-02-09 | 1989-02-09 | バス・モニタ・内蔵形の１チップ・マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030782A JPH02208785A (ja) | 1989-02-09 | 1989-02-09 | バス・モニタ・内蔵形の１チップ・マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208785A true JPH02208785A (ja) | 1990-08-20 |
Family
ID=12313248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030782A Pending JPH02208785A (ja) | 1989-02-09 | 1989-02-09 | バス・モニタ・内蔵形の１チップ・マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| US6687811B1 (en) | 2000-01-21 | 2004-02-03 | Renesas Technology Corp. | Processor with trace memory for storing access information on internal bus |
| US6738853B1 (en) | 1999-08-04 | 2004-05-18 | Renesas Technology Corp. | Integrated circuit with built-in processor and internal bus observing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165171A (ja) * | 1985-01-17 | 1986-07-25 | Nec Corp | マイクロコンピユ−タ |
| JPS63106858A (ja) * | 1986-10-24 | 1988-05-11 | Hitachi Ltd | デ−タ処理装置 |
-
1989
- 1989-02-09 JP JP1030782A patent/JPH02208785A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165171A (ja) * | 1985-01-17 | 1986-07-25 | Nec Corp | マイクロコンピユ−タ |
| JPS63106858A (ja) * | 1986-10-24 | 1988-05-11 | Hitachi Ltd | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| US6738853B1 (en) | 1999-08-04 | 2004-05-18 | Renesas Technology Corp. | Integrated circuit with built-in processor and internal bus observing method |
| US6687811B1 (en) | 2000-01-21 | 2004-02-03 | Renesas Technology Corp. | Processor with trace memory for storing access information on internal bus |
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