JPH02246099A - 大規模半導体集積回路装置とその欠陥救済法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、大規模半導体集積回路装置とその欠陥救済
法に関し、例えばＲＡＭ　（タランダム・アクセス・メ
モリ）のようなメモリ回路を備えたウェハ大のような大
規模半導体集積回路装置とその欠陥救済法に利用して有
効な技術に関するものである。

〔従来の技術〕

ウェハ入超々ＬＳＩにより構成された半導体記憶装置と
して、例えば特開昭５９−２０１４４１号公°報がある
。同公報に記載されているウェハ大半導体記憶装置では
、不良チップの切り離し及びその救済を集束イオンビー
ムやレーザー光線の照射によってヒユーズや電源線を切
断し、最終配線によって良品チップのみを接続する。あ
るいは、直径１０センチメートル程度のシリコンウェハ
上にスーパーコンピュータの機能を詰め込んだ次世代超
々ＬＳＩに関する記事が昭和６０年１２月２１日付、日
経産業新聞に掲載されている。

〔発明が解決しようとする課題〕

上記のウェハ大の半導体集積回路装置では、内部の信号
線における信号遅延、動作電流の集中や汎用性等に配慮
がなされておらず、ウェハ大のような大規模半導体集積
回路装置を実現する上で解決しなければないない種々の
問題を含むものである。また、欠陥救済法においては、
不良チップを切り離すというものであるため、実質的な
集積度が低下してしまうという問題がある。

この発明の目的は、システム設定が容易な大規模半導体
集積回路装置を提供することにある。

この発明の他の目的は、高集積化と高速化を実現した大
規模半導体集積回路装置を提供することにある。

この発明の更に他の目的は、大規模半導体集積回路装置
に搭載される不良部分を含むメモリ回路を有効に利用す
ることができる欠陥救済法を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、特定機能を持つ複数からなるサブチップの端
子又は近接して配置される２以上のサブチップの同じ信
号端子に容量カット用のバッファ回路を設けるとともに
、比較的長くされた配線を分割して分割点にドライバを
設ける。上記各サブチップの端子にプロービング用のパ
ッドを設ける。

半導体ウェハ上において回路が完成された後にプログラ
ム可能な記憶手段によってスイッチ制御されるスイッチ
回路を用いてそのアクセスに必要なアドレス信号、デー
タ及びクロックパルスの少なくとも１つの設定を可能と
する。上記記憶手段をヒユーズ手段により構成し、その
切断により対応するアドレス信号、データ及びクロック
パルスをサブチップに伝えるスイッチ回路をオン状態に
させる。上記各サブチップ内において同時に動作する回
路ブロックを分散させ、その分散された回路ブロックに
対応して分離された電源供給線を設ける。共通化された
信号伝達経路をアドレス信号とデータとを時分割的に伝
送してメモリ回路をアクセスする０回路が完成後にプロ
グラムされるバス幅設定信号とアドレス信号とからメモ
リ回路の複数のデータ端子とデータバスとを上記バス幅
に応じて選択的に接続させる。ワード線選択回路により
同時に選択される少数のメモリセルが結合された第１の
ワード線と、多数のメモリセルが結合される第２のワー
ド線とを設け、上記第１のワード線に対応したメモリセ
ルに記憶されたインディソクス情報と外部から供給され
るサーチ情報とを比較して一敗出力により第２ワード線
に結合されたメモリセルの記憶情報を読み出すようにす
る。上記各サブチップの動作試験用の信号を発生させる
と共にその良否判定を行う試験回路と上記試験回路の良
否結果を保持する記憶回路を設ける。特定機能を持つ複
数からなるサブチップが搭載される大規模半導体集積回
路装置において、サブチップを構成するメモリ回路にお
ける複数からなるメモリマットのうち、直流不良が存在
するメモリマットをスイッチ回路により電気的に切り離
す、上記サブチップを構成する複数からなるメモリ回路
のうち不良ビットが存在しないような組み合わせのもの
を選んで選択的にデータ端子をデータバスに接続させて
上記メモリ回路の全データ端子数より少ないビット数か
らなるデータの記憶に用いる。

上記サブチップを構成するメモリ回路に対してアドレス
変換回路を設けて不良アドレスに対するアクセスを行わ
ないようアドレス変換してメモリセルアイレの選択動作
を行わせる。

〔作　用〕

上記した手段によれば、容量カット用のバッファ回路に
よりサブチップの端子の容量が信号バスの配線容量から
切り離され、また信号バスの配線容量も分割されること
になるので信号伝達経路の寄生容量の低減が図られ、上
記ドライバが設けられることと相俟って高速化が可能に
なる。上記パッドによりサブチップ単体でブｂ−ビンダ
テストが可能になる。完成された後にプログラム可能な
記憶手段によってスイッチ制御されるスイッチ回路を用
いてそのアクセスに必要なアドレス信号、データ及びク
ロックパルスの少なくとも１つの設定を可能とすること
によってシステムの汎用性を高くすることができるとと
もに、ヒユーズ手段を切断しない状態ではサブチップが
電気的に分離できるから上記テストを容易にすることが
できる。

各サブチップにおける分散された回路ブロックに対応し
て電源供給線を設けることにより、比較的小さな電流容
量の少ない配線により電源供給ができる。アドレス信号
とデータとを時分割的に伝送することによって配線領域
を小さくすることができる。バス幅をスイッチ回路によ
り設定できるから半導体ウェハに形成されたメモリ回路
に汎用性を持たせることができる。少数のメモリセルが
結合された第１のワード線の高速選択動作により、高速
サーチ機能をもったメモリ回路を得ることができる。試
験回路を内蔵させることにより、セルフチエツクが実現
できる。直流不良が存在するメモリマットをスイッチ回
路により電気的に切り離すこと、データのビット数より
多い数のメモリ回路を用いること、又はアドレス変換回
路を設けることによって、不良ビットを含むメモリ回路
のうち良品の部分の存効利用を図ることができる。

（実施例〕 第１図には、この発明に係る大規模半導体集積回路装置
の一実施例の概略ブロック図が示されている。

大規模半導体集積回路装置ＱＷＳ　Ｉは、特に制限され
ないが、直径が約１２．５センチメートルからなる１つ
の半導体ウェハＷＦから４個しか形成されないような大
規模の半導体集積回路装置である。それ故、大規模半導
体集積回路装置ＱＷＳ　１は、例えば４５ｍＸ４５ｍの
ような大きいサイズの半導体チップとされる。したがゲ
乙上記の大規模半導体集積回路装置ＱＷＳＩは、上記ウ
ェハサイズに対してそのの約１／４であるクォータサイ
ズとされる。同図において、大規模半導体集積回路装置
ＱＷＳ　Ｉを構成する各回路ブロックは、実際の半導体
ウェハＷＦ上における幾何学的な配置に合わせて描かれ
ている。同図では、各回路ブロックの配置のみを示して
おり、配線チャンネルは、各回路ブロック間に設けられ
るものであると理解されたい。

第２図には、上記大規模半導体集積回路装置ＱＷＳ！の
ブロック図が示されている。同図の各回路ブロックは、
それぞれが独立した特定の回路機能を持つ、それ故、こ
れらの各回路ブロックは、従来のＤＲＡＭやＳＲＡＭあ
るいはゲートアレイに対応した半導体チップと同等であ
るから、以下これらの回路ブロックを以下サブチップと
呼ぶものとする。

サブチップＤＲＡＭは、ダイナミック型ＲＡＭを構成す
るものであり、特に制限されないが、１つが約４Ｍビッ
トのような比較的大きな記憶容量を持つ、この実施例に
おいては、後述するようなファイル検索機能を実現する
ためにダイナミック型ＲＡＭにより全体で約３Ｍバイト
の記憶容量が必要とされる。これに対して、この実施例
では大規模半導体集積回路装置に搭載されるダイナミッ
ク型ＲＡＭを構成するサブチップにおけく不良発生を考
慮して余裕を持って１２個のサブチップを作り込むよう
にするものである。また、上記ファイル検索のためにス
タティック型ＲＡＭとしては、全体で約２０にバイト必
要とされる。しかし、サブチップでの不良発生を考慮し
て１つが約６４にビットのような記憶容量を持つスタテ
ィック型ＲＡＭを余裕を持って全部で６個作り込むよう
にするものである。

サブチップＬＯＧＩＣは、論理回路部を構成し、特に制
限されないが、ゲートアレイから構成され上記のような
２種類のメモリ回路のアクセス制御を行うメモリ制御回
路としての機能も持つものである。上記のようなゲート
アレイを用いることによって、上記のようなサブチップ
ＤＲＡＭとＳＲＡＭを用いてユーザーが希望する機能や
用途に対応できるメモリシステムを構成することができ
るようにしている。

特に制限されないが、上記の大規模半導体集積回路装置
ＱＷＳ口よ、大記憶容量を持つファイル検索システムに
用いられ、そのうちのタイトル検索機能を受は持つよう
にされる。それ故、論理回路部ＬＯＧＩＣは、検索のた
めの各種機能を持つ。

例えば、単なるディジタルコンパレータの他、あいまい
検索機能等のような検索処理やメモリアクセス機能等を
持つものである。

サブチップＩ１０は、インターフェイスを構成し、上記
のような記憶システムにおけるシステムバス、あるいは
８ビツト等からなるマイクロプロセッサとの接続を行う
ものである。

第３図には、上記各サブチップ間を接続する信号伝達経
路の一実施例のブロック図が示されている。同図におい
ては、制御回路としてのサブチップＬＯＧＩＣとダイナ
ミック型ＲＡＭとしてのサブチップＤＲＡＭとの間に設
けられる１ビツト分のアドレス信号を伝達する信号経路
と、ｌビット分のデータを伝送させる信号経路とが代表
として例示的に示されている。

各サブチップＤＲＡＭにおいて、小さな口で示されてい
るのは、ウェハプロービング用のバンドである。これに
より、各サブチップＤＲＡＭは、上記パッドを用いるこ
とによって、半導体ウェハに回路が形成されるとシステ
ムから独立して単独にそれぞれを良否判定試験を行うこ
とができる。

このようにバンドを設けた場合、それに対応して各パッ
ドには静電破壊防止回路が設けられるものである。した
がって、この構成では各サブチップの端子における寄生
容量の容量値が比較的大きくされる。この寄生容量はそ
れに信号伝達を行う信号バスの寄生容量を大きくするよ
う作用し、信号バスにおける信号伝播遅延時間を遅くす
る原因になるものである。

そこで、この実施例のサブチップには、容量カット用の
目的で、隣接する２つのサブチップＤＲＡＭにおける同
じ信号の端子に対応して三角し又はくにより示したバッ
ファ回路を設けるものである。このバッファ回路は、特
に制限されないが、アドレス信号や制御信号のように一
方向にしか信号の伝達を行わない信号バスにあっては、
カスケード接続された２つのインバータ回路により構成
される。データのように双方向に信号伝達を行う信号バ
スにあっては、後述するような双方向のバッファ回路が
用いられる。このようなバッファ回路を設けることによ
って、各サブチップＤＲＡＭのアドレス端子及び制御端
子やデータ端子に接続される信号バスにおける配線容量
は、上記各サブチップ側の端子容量を含まないようにす
ることができる。

この実施例では、上記のような大規模半導体チップの中
央部に制御回路としての論理回路部ＬＯＧＩＣを配置す
ることによって、それにより制御されるメモリ回路ＤＲ
ＡＭ−９’ＳＲＡＭに対して信号伝達経路が短（なるよ
う配慮がなされている。

すなわち、制御回路を大規模半導体チップの周辺に設け
た場合に比べて、上記実施例のように中央部に設けると
相対向するチップの端から端まで信号バスが引き回され
ることがなく、中央部から上記それぞれの端に向かうよ
う信号バスの最長の長さを約１／２に短くできるものと
なる。

しかしながら、上記のような大規模半導体集積回路装置
では、中央部の論理回路部ＬＯＧＩＣから端部に設けら
れるサブチップＤＲＡＭまでの配線長が長くされてしま
う、この結果、信号伝播遅延時間が長くなって高速動作
を妨げるものとなってしまう、そこで、この実施例にお
いては、比較的長くされる信号バスを適当な間隔で分割
し、その分割点にドライバを設けるものである。同図に
おいて、上記のバッファ回路と同様にドライバを三角△
又はによって表しているが、実際は上記同様にカスケー
ド接続された２個のインバータ回路により構成される。

データを伝送するデータバスに設けられるドライバは、
双方向に信号を伝達するため、３状態出力機能を持ち、
一方から他方に信号電圧を行う場合には、上記一方何に
出力端子が接続されたドライバの出力がハイインピーダ
ンス状態にされ、上記の場合とは逆に他方から一方に信
号電圧を行う場合には、上記他方側に出力端子が接続さ
れたドライバの出力がハイインピーダンス状態にされる
。このため゛、データバスに設けられる双方向ドライバ
には、上記のような３状態出力機能をもつクロックドイ
ンバータ回路が出力回路に用いられる。

上記各サブチップの端子における容量値が、バッファ回
路を構成する入力インバータ回路の入力容量に対して格
段に大きいときには、それぞれの端子に剖して容量カッ
ト用のバッファ回路を設けるようにすればよい、このよ
うに、容量カット用バフフッと、それに対して共通に設
けられるサブチップの数は、バッファ回路の入力容量と
、それによりカットされるサブチップ側の寄生容量との
大小の兼ね合いで決められるものである。

同図においては、図面が複雑になってしまうのを防ぐた
めに、論理回路部ＬＯＧＩ　ＣとサブチップＳＲＡＭと
の間の配線を省略しているが、実際にはサブチップＳＲ
ＡＭにおいても上記サブチップＤＲＡＭと同様にパッド
やバッファ回路を含む信号伝達経路が設けられるもので
ある。

上側のインターフェイスＩ１０と論理回路部ＬＯＧＩＣ
との間では、特に制限されないが、システムバスとの間
で授受するデータが伝えられ、下側のインターフェイス
Ｉ１０と論理回路部ＬＯＧＩＣとの間では、システム側
からクロック信号や制御信号が与えられるものである。

第４図には、上記論理回路部ＬＯＧＩＣとサブチップと
の間の信号伝達経路の一実施例のブロック図が示されて
いる。

例えば、前記のようなファイル検索システムでは、論理
回路部ＬＯＧＩＣと各サブチップとしてのメモリ回路Ｄ
ＲＡＭやＳＲＡＭとを接続する各種バスの総数は約１２
０本もの膨大な数に及ぶものである。半導体基板に形成
される配線チャンネルの多層化は、プリント基板に比べ
てはるかに少ない、そのため、この実施例のような大規
模半導体集積回路装置では、配線チャンネルに比較的大
きな領域を設けることが必要になる。

この実施例では、上記配線数を削減するために、論理回
路部ＬＯＧＩ　Ｃと特定のサブチップＲＡＭ（ダイナミ
ック型ＲＡＭ又はスタティック型ＲＡＭ）との間のデー
タバスＤＢを用いて、アドレス信号とデータとを時分割
的に伝送するようにするものである。すなわち、論理回
路部ＬＯＧＩ　Ｃは、端子Ｉ１０からデータバスＤＢを
通してアドレス信号を送出する。このアドレス信号の送
出と同期して、アドレスストローブ信号等の制御（を号
ＬＡＴを送出する。上記サブチップの入力部には、ラッ
チ回路ＬＡＴＣＨが設けられる。このラッチ回路ＬＡＴ
ｃＨは、上記アドレスストローブ信号ＬＡＴに同期し、
データバスＤＢから送られたアドレス信号を取り込み、
それをサブチップＲＡＭのアドレス端子ＡＤＨに供給す
る。

論理回路部ＬＯＧＩＣは、上記アドレス信号を送出した
後、書き込みモードなら端子Ｉ１０から書き込みデータ
を送出する。この書き込みデータは、上記データバスＤ
Ｂを通してサブチップＲＡＭのデータ端子ＤＡＴに供給
される。サブチップは、論理回路部ＬＯＧＩＣから供給
される制御信号Ｒ／Ｗにより書き込みモードが指示され
ており、上記ラッチ回路ＬＡＴＣＨに保持されているア
ドレス信号により選択されたメモリセルに書き込まれる
。

論理回路部ＬＯＧＩＣが制御信号Ｒ／Ｗにより読み出し
モードを指示したなら、サブチップＲＡＭは、上記ラッ
チ回路ＬＡＴＣＨに保持されているアドレス信号により
選択されたメモリセルの記憶情報を読み出して、データ
端子ＤＡＴから送出する。論理回路部ＬＯＧＩ　Ｃは、
データバスＤＢを通して転送されて読み出しデータを取
り込むものである。

この構成では、データバスを時分割的に用いるものであ
るので、大規模半導体集積回路装置に形成する配線数を
減らすことができる。上記ラッチ回路ＬＡＴＣＨは、単
に配線数を減らすのであればサブチップＲＡＭの内部に
設ける構成としてもよい、しかし、この実施例のように
、ラッチ回路ＬＡＴＣＨをサブチップＲＡＭの外に設け
た場合には、アドレス端子ＡＤＨに試験用のパッドを設
けることができるから、プロービングにおいてサブチッ
プＲＡＭを単体で試験することが可能になるものである
。

また、サブチップを他の同様な機能を持つサブチップと
同じものを用いることができるから、システムの設計を
簡単にできるものである。すなわち、その用途に応じて
、アドレスバスとデータバスとを用いてアクセスを行う
ＲＡＭと、上記のようにデータバスを時分割的に用いる
ＲＡＭとを同じ構成にできるものである。ここで、デー
タバスに代え、アドレスバスを多重化してデータ伝送に
利用するものであってもよいことはいうまでもないであ
ろう。

なお、サブチップがアドレスマルチブレンクス方式のダ
イ・ナミック型ＲＡＭである場合、論理回路部ＬＯＧ　
Ｉ　Ｃは、まずロウ系のアドレス信号をロウアドレスス
トローブ信号ＲＡＳに同期して出力し、次いでカラム系
、のアドレス信号をカラムアドレスストローブ信号ＣＡ
Ｓに同期して出力し、その後にデータバスＤＢをデータ
の授受に用いるものである。ダイナミック型ＲＡＭは、
もともとロウ系のアドレスバッファにラッチ機能を持つ
ものである。したがって、上記ラッチ回路ＬＡＴＣＨは
、ロウ系のアドレス信号はそのままスルーしてダイナミ
ック型ＲＡＭに伝え、カラム系のアドレス信号をカラム
アドレスストローブ信号ＣＡＳに同期して保持するよう
にすればよい。

第５図（Ａ）と（Ｂ）には、この発明に先立って考えら
れるサブチップに対する電源供給方式の一例が示されて
いる。

同図（Ａ）の例は、最も単純なもので各サブチップに対
して共通の電源線ＶＣ，Ｖ、を設けるものである。この
構成では、半導体集積回路において形成される配線の抵
抗値は、通常のプリント基板に形成される配線の抵抗値
に比べて４桁以上大きい、それ故、上記のように電源線
を共通化すると、そこに流れる動作電流によって発生す
るノイズがサブチップＲＡＭ０ないしＲＡＭ２間で相互
に伝えられることになるため、誤動作の大きな原因にな
る。そこで、同図（Ｂ）のように、各サブチップＲＡＭ
０ないしＲＡＭ２に対して、独立に電源配線ｖｃｅ　　
ないしｖｅｘ及びＶ、。ないしｖ３８を設ける。しかし
、このようにすると、配線の本数が多数になりその占有
面積が太き（なる。

第６図には、この発明に係る大規模半導体集積回路装置
における電源供給方式の一実施例のブロック図が示され
ている。

この実施例では、１つのサブチップ中において電源供給
線が２つに分けられる。すなわち、サブチップＲＡＭ０
は、左側のメモリブロックＭＯとＭｌには、左側に配置
される電源電圧線ｖｃＬと接地線ＶＳｔに接続され、右
側のメモリブロックＭ２とＭ３には、右側に配置される
電源電圧線ｖ０と接地線ｖ、ｌに接続される。

以下、他のサブチップＲＡＭＩとＲＡＭ２においても、
上記同様に左右に分けられたメモリブロックに対応した
電源供給線ＶＣＬとＶＳＬ又はＶＣＩとｖｓｍに接続さ
れる。ただし、同時に動作する２つのサブチップＲＡＭ
０とＲＡＭＩとでは、メモリブロックのアドレス割り付
けが逆にされる。すなわち、サブチップＲＡＭ０におい
て左側に配置されるメモリブロックＭＯが選択されると
きには、同時に動作するサブチップＲＡＭＩでは同じ（
選択されるメモリブロックＭＯが右側に配置されている
。以下、同様にサブチップＲＡＭ０において左側に配置
されるメモリブロックＭｌが選択されるときには、サブ
チップＲＡＭＩでは同じく選択されるメモリブロックＭ
ｌが右側に配置され、サブチップＲＡＭ０において右側
に配置されるメモリブロックＭ２が選択されるときには
、サブチップＲＡＭＩでは同じく選択されるメモリブロ
ックＭ２が左側に配置され、サブチップＲＡＭ０におい
て右側に配置されるメモリブロックＭ３が選択されると
きには、サブチップＲＡＭＩでは同じく選択されるメモ
リブロックＭ３が左側に配置される。

このようなメモリブロックの分割とアドレス割り付けに
より、２つのサブチップが同時に動作するにも係わらず
、上記のように２対からなる電源供給線ＶＣＬとＶＳＬ
及び■。とＶ□には、それぞれ１つのサブチップＲＡＭ
０又はＲＡＭＩの動作電流分しか流さない、これにより
、配線幅を比較的小さくできるとともに、同時に動作す
るサブチン１間で相互にノイズが伝えられることがない
から、動作マージンの向上を図ることができる。

例えば、上記のように２つのサブチップＲＡＭ０とＲＡ
ＭＩを同時にアクセスすることによらて、それぞれから
４ビツトの単位でメモリアクセスを行うようにして、８
ビツトからなるデータの記憶動作を行わせることができ
る。このようにメモリ回路では、そのビット幅を大きく
するために、２個以上のメモリ回路を同時に動作させる
ことが多い、したがって、この実施例のような大規模半
導体集積回路装置では、上記のような電源供給方式を採
ることによって電源供給を効率よく行うことができるも
のとなる。

第７図には、上部サブチップＲＡＭ０の一実施例の内部
ブロック図が示されている。

この実施例では、スタティック型ＲＡＭを例にして示す
、メモリアレイは、前記のように４つに分割されたメモ
リブロックから構成される。メモリセルは、メモリブロ
ックＭＯにおいて代表として例示的に示されているよう
にＮチャンネルＭ０５ＦＥＴとＰチャンネルＭＯＳＦＥ
ＴからなるＣＭＯＳインバータ回路の入力と出力とを交
差接続させたラッチ回路と、その入出力ノードに設けら
れた一対のアドレス選択用ＮチャンネルＭＯＳＦＥＴか
らなる完全スタティック型メモリセルが用いられる。上
記アドレス選択用ＭＯＳＦＥＴのゲートは、代表として
例示的に示されているワード線ＷＬＯに接続される。上
記メモリセルの入出力ノードである上記ＭＯＳＦＥＴの
一方のソース。

ドレインは代表として例示的に示されている一対からな
る相補ビット線（データ線又はデイジット線）ＢＬ、Ｂ
Ｌに接続される。

上記２つのメモリブロックＭＯとＭｌ及びＭ２とＭ３の
間に、ワードドライバＷ−ＤＲＹが設けられる。上記２
個づつのメモリブロックの中央には、ロウ（Ｘ）系のデ
コーダＲ−ＤＣＲが配置される。このデコーダＲ−ＤＣ
Ｈにより形成されたワード線の選択信号は、左右のワー
ドドライバＷ−ＤＲＹに供給される。ワードドライバＷ
−ＤＲＶは、同図に例示的に示されているようにアンド
（ＡＮＤ）ゲート回路が用いられる。このアンドゲート
回路は、上記ワード線の選択信号とそれぞれのメモリブ
ロックに対応したブロック選択信号φ０ないしφ３を受
けて、ワード線ＷＬＯないしＷＬ３のうち、１つのワー
ド線のみを選択する、ものである、それ故、上記アンド
ゲート回路は、ゲート魯能と駆動機能とを合わせ持つも
のである。

実際には、ゲート機能を実現する論理回路と駆動回路と
を別々に構成するのが一般的である。

上記ブロック選択信号φ０ないしφ３は、ブロック（メ
モリマット）選択回路ＭＡＴＳＥＬにより形成される。

このブロック選択回１１ＭＡＴＳＥＬは、２ビツトから
なるアドレス信号ＡｔとＡｊをそれぞれ受けるアドレス
バッファＡＤＢにより形成されたアドレス信号ａｉ、ａ
ｉとａｊ、ａｊが供給され、それを解読して上記４通り
のブロック選択信号φ０ないしφ３を形成する。

なお、電源線は、前記実施例のように左右のメモリブロ
ックＭＯ，Ｍｌ及びＭ２．Ｍ３に対応して左右の電源線
ｖｃＬとＶＳｔ及びＶＣＩとＶ□に分けられて電源供給
が行われる。この場合、メモリブロックＭＯ，ＭｌとＭ
２．Ｍ３及びそれぞれに−対一に対応させられるカラム
スイッチ回路Ｃ−８Ｗ、カラムデコーダＣ−ＤＣＲ等は
、上記左右の電源線ＶＣＬとｖｓＬ及びｖｃｌＩとｖ３
Ｉｌｌニソれぞれ接続されることはいうまでもないが、
その他のデコーダＲ−ＤＣＲや、メインアンプＭＡ、デ
ータ出カバソファＤＯＢ、データ入力バッファＤＩＢ及
び図示しないアドレスバッファ等の周辺回路は、電流が
はり均等に分散されるよう上記何れかの電源線■。とＶ
ＳＬ及びｖｏとｖｓｍにそれぞれ分散されて接続される
。または別電源化してもよい。

この実施例では、上記のようなアドレス割り当てに応じ
て、実質的な動作電流が、上記左右の電源ＭＡ　Ｖ　ｃ
　ＬとＶＳＬ又はＶＣＩとｖ３．ｌのいずれか一方から
供給されるものとなる。このようにメモリアレイをワー
ド線方向に分割すると、１つのメモリブロックのワード
線に結合されるメモリセルにおいてのみ、ビット線を通
して直流電流が流れるものとなり、他の残り３つのメモ
リブロックでは理論的には消費電流を零にすることがで
きる。これにより、ＳＲＡＭの低消費電力を図ることが
可能になる。特に、この実施例のように大規模半導体集
積回路装置に搭載されるものにあっては、低消費電力で
あることが必須の条件であるからこの点から有益なもの
となる。

この実施例において、スタティック型メモリセルはＰチ
ャンネルＭＯＳＦＥＴをポリシリコン層からなる高抵抗
に置き換えるものであってもよい。

この高抵抗は、上記ＮチャンネルＭＯ５ＦＥＴのドレイ
ンリーク電流によって、ゲートの蓄積電荷が失われない
程度の電流供給能力を持つような大きな抵抗値を持つよ
うにされる。このようにすると、ＮチャンネルＭＯＳＦ
ＥＴのゲート電極と高抵抗が一体的に形成できること、
及びＣＭＯＳ回路のようにＰチャンネルＭＯＳＦＥＴと
ＮチャンネルＭＯＳＦＥＴとを離して形成する必要がな
いから高集積回路化が可能になる。

ダイナミック型ＲＡＭにあっても、同様にメモリアレイ
をブロック（マット）分割し、同時動作するダイナミッ
ク型ＲＡＭの間においては、前記実施例のようにそれぞ
れのブロックアドレスを分散させることによって電源供
給を効率良く行うことができる。アドレスマルチプレッ
クス方式のダイナミック型ＲＡＭにあっては、ロウ系の
アドレス信号が先に入力されることからは、上記のよう
なブロックアドレスの指定は、ロウ系のアドレス信号を
用いるようにする。

第８図には、この発明に係る大規模半導体集積回路装置
に搭載されるＲＡＭの一実施例のブロック図が示されて
いる。

この実施例のような大規模半導体集積回路装置に搭載さ
れるＲＡＭにあっては、それに汎用性を持たせることが
必要である。すなわち、ＲＡＭを特定の用途に限定して
用いようとした場合、そのＲＡＭに不良が存在すると、
システム全体が機能しなくなってしまう場合があるから
である。そこで、本願発明者は、大規模半導体集積回路
装置に搭載されるＲＡＭに対して汎用性を持たせるため
、半導体ウェハ上に回路が完成され、その動作試験の結
果に応じて用途等を切り換え又は設定可能にすることを
考えた。

例えば、前記のファイル検索システムでは、スタティッ
ク型ＲＡＭを演算用とｌ”１ｐｏ（先入れ、先出し）メ
モリとして用いる。上記演算用メモリとＦｉＦｏメモリ
とでは、必然的にアドレス信号や、クロック等の制御信
号及びそれが接続されるデータバスが異なるものである
。

この実施例では、上記のようなスタティック型ＲＡＭの
入力部に、ＭＯＳＦＥＴからなる切り換えスイッチ回路
を設け、そのスイッチ制御にヒユーズ手段を用いるよう
にするものである。同図においては、１ビット分のアド
レス信号とデータ、及び制御信号に対応した回路が代表
として例示的に示されてる。

ＭＯＳＦＥＴからなるスイッチ回路は、ＰチャンネルＭ
ＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦＥＴＱ２が並列
形態に接続されてなるＣＭＯＳスイッチ回路が用いられ
る。アドレス信号について説明するならば、上記ＣＭＯ
Ｓスイッチ回路（ＱｌとＱ２）は、アドレスバッファＡ
ＤＢの入力とアドレスバスＭＡＢＩとを接続するよう設
けられる。同様なＰチャンネルＭＯＳＦＥＴＱ３とＮチ
ャンネルＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチ回
路は、上記アドレスバッファＡＤＢの同じ入力と、他の
アドレスバスＭＡＢＯとを接続するよう設けられる。

代表として例示的に示されてるデータバッファ（入出力
回路）ＤＢに対しては、上記同様なＣＭＯＳスイッチ回
路によりデータバスＭＤＢ　１又はＭＤＢＯとを接続す
るよう構成される。そして、タイミング発生回路ＴＧに
対応した制御信号については、上記同様なＣＭＯＳスイ
ッチ回路により制御バス（リード／ライト）Ｒ／Ｗｌ又
はＲ／ＷＯとを接続するよう構成される。

上記２種類の機能に応じたバスに対応して、２種類のヒ
ユーズ回路が設けられる。特に制限されないが、ヒユー
ズＦｌ、Ｆ２と抵抗Ｒ１，Ｒかならる直列回路が設けら
れる。上記ヒユーズＦｌ。

Ｆ２は、特に制限されないが、ポリシリコン等からなり
、抵抗Ｒ１，Ｒ２に対して十分小さな抵抗値を持つよう
にされ、前記集中イオンビーム又はレーザー光線の照射
によって切断される。

上記ヒユーズ手段Ｆ１と抵抗Ｒ１及びＦ２とＲ２の接続
点の電圧は、上記ＰチャンネルＭＯＳＦＥＴＱ１．Ｑ３
等のゲートに供給され、インバータ回路を介して反転さ
れた電圧がＮチャンネルＭＯＳＦＥＴＱ２、Ｑ４等のゲ
ートに供給される。

上記ヒユーズ手段ＦｌとＦ２は電源電圧側に設けられる
。これにより、それが切断されない状態では、電源電圧
のようなハイレベルを出力する。

これにより、上記ＣＭＯＳスイッチ回路は全てがオフ状
態にされる。そして、ＲＡＭの用途に応じて例えばヒユ
ーズＦ１を切断させると、それに対応したＣＭＯＳスイ
ッチ回路（Ｑｌ、Ｑ２）等がオン状態になり、ＲＡＭの
各端子とアドレスバスＭＡＢＩ、データバスＭＤＩ及び
制御バスＲ／Ｗ１とを接続させる。これに代え、ヒユー
ズＦ２を切断させると、それに対応したＣＭＯＳスイッ
チ回路（Ｑ３．Ｑ４）等がオン状態になり、ＲＡＭの上
記同じ各端子とアドレスバスＭＡＢＯ，データバスＭＤ
Ｏ及び制御バスＲ／ＷＯとを接続させるものである。

この構成では、ヒユーズ手段を切断する前、言い換える
ならば、半導体ウェハ上にＲＡＭが完成された時点では
、ＲＡＭの各端子に対応したＣＭＯＳスイッチ回路が全
てオフ状態になっているから、ＲＡＭはシステムから切
り離された状態にある。したがって、ＲＡＭの各端子に
前記のようにプロービング用の試験パッドを設けられて
いると、直ちにＲＡＭ単体での動作試験を行うことがで
きる。そして、その動作試験の結果から、良品とされた
ＲＡＭに対して上記演算用又はＦｉＦｏメモリ等に使い
分けることができるものとなる。

なお、同図のＲＡＭにあっては、アドレスバッファＡＤ
Ｂに取り込まれたアドレス信号のうち、特に制限されな
いが、内部アドレス信号ａＯ〜ａ８がロウデコーダＲ−
ＯＣＲに供給され、残りの内部アドレス信号ａ９〜ａ１
３がカラムデコーダＣ−ＤＣＲに供給される。ロウデコ
ーダＲ−ＤＣＲは、上記アドレス信号ａＯ〜ａ８を解読
してメモリアレイＭ−ＡＲＹのワード線の選択信号を形
成する。ここで、ロウデコーダＲ−ＤＣＲは、ワードド
ライバを含むものであると理解されたい。

カラムデコーダＣ−ＤＣＲは、内部アドレス信号ａ９〜
ａ１３を解読して、カラム選択信号を形成する。カラム
スイッチ回路Ｃ−５Ｗは、カラム選択信号に従ってメモ
リアレイＭ−ＡＲＹのビット線を選択し、データ入出力
回路ＤＢに接続させるものである。

タイミング発生回路ＴＧは、上記制御信号Ｒ／Ｗや図示
しないチップ選択信号等の他のクロックパルス等を受け
て、その動作モードの識別を行い、その動作に必要なタ
イミング信号を形成する。同図において、例示的に示さ
れているタイミング信号φＸは、ワード線の選択タイミ
ング信号であり、φｙはカラム選択タイミング信号であ
り、φｒはデータ入出力回路ＤＢを出力回路として動作
させ、φＷはデータ入出力回路ＤＢを入力回路として動
作させるものである。

上記ＲＡＭは、上記のようなスタティック型ＲＡＭの他
、ダイナミック型ＲＡＭであってもよいことはいうまで
もない。

第９図には、この発明に係る大規模半導体集積回路装置
に搭載されるＲＡＭの他の一実施例のブロック図が示さ
れている。

この実施例のＲＡＭは、上記のような大規模半導体集積
回路装置に搭載されるＲＡＭに対して汎用性を持たせる
ためバス幅可変機能が付加される。

特に制限されないが、この実施例のＲＡＭは、８ビツト
の単位でデータの読み出し／書き込みを行うようにされ
、約１２８にワード（バイト）＝約ＩＭビットの記憶容
量を持つ、それ故、ＲＡＭ自体に供給されるアドレス信
号としては、アドレス信号ＭＡＢ３ないしＭＡＢ１９の
合計１７ビツトから構成される。アドレス信号ＭＡＢ３
ないしＭＡＢ１９は、アドレスバッファＡＤＢを介して
、ロウデコーダＲ−ＤＣＲ，カラムデコーダＣ−ＤＣＲ
に供給される。上記ロウデコーダＲ−ＤＣＲは、上記ア
ドレス信号を解読してメモリアレイＭ＝ＡＲＹのワード
線の選択動作を行う、カラムデコーダＣ−ＤＣＲは、上
記アドレス信号を解読してカラムスイッチ回路Ｃ−５Ｗ
の選択信号を形成し、上記のように８ビツトの単位での
メモリアクセスを行うようにする。これ応じて、ＲＡＭ
に設けられる入出力回路ＤＢは、上記のように８ビツト
の単位でパラレルにデータの入出力を行うようにされる
。すなわち、読み出し動作なら信号φｒに応じて８ビツ
トからなるデータを出力し、書き込み動作なら信号φＷ
に応じて８ビツトからなるデータの入力を行うものであ
る。

この実施例では、上記のようなバス幅を可変にする機能
を付加するため、マルチプレクサＭＰＬＸＲとそれを制
御するメモリ回路ＭＢが設けられる。このメモリ回路Ｍ
Ｂは、特に制限されないが、プログラマブルＲＯＭが用
いられバス幅を選択する信号ＥＮＩないしＥＮ８を形成
する。特に制限されないが、半導体ウェハにＲＡＭ等の
回路が完成された後に、上記バス幅の設定を可能にする
ことが必要なら、上記選択信号ＥＮＩないしＥＮ８を形
成するプログラマブルＲＯＭは、ＥＰＲＯＭ等のように
電気的に口き込み可能なものにするか、あるいは前記の
ようなヒユーズ手段を用いるものである。これに代え、
レジスタ等の記憶回路を用いるものとし電源投入時の都
度初期設定においてソフトウェアによりＲＡＭのバス幅
を設定するようにしてもよい。

上記マルチプレクサＭＰＬＸＲは、上記選択信号ＥＮＩ
ないしＥＮ８と、下位ビットのアドレス信号ＭＡＢＯな
いしＭＡＢ２のうちそのバス幅に対応したアドレス信号
を受けて、上記ＲＡＭの８ビツトからなる入出力端子を
データバスＭＤＢ　ＯないしＭｎＢ７に選択的に接続さ
せる。

第１θ図には、上記マルチプレクサＭＰＬＸＲの一実施
例の回路図が示されている。

データバスＭＤＢＯないしＭｎＢ７と、ＲＡＭのデータ
端子ＤＯないしＤｌとは、上記バス幅の選択信号ＥＮＩ
ないしＥＮ８に対応した４種類のスイッチＭＯＳ　Ｆ　
ＥＴが接続される。上記ＭＯＳＦＥＴのゲートには、そ
れぞれ選択ゲート回路が設けられる。

信号ＥＮＩは、バス幅を１ビツトに設定するものである
。それ故、信号ＥＮＩに対応したスイッチＭＯＳ　Ｆ　
ＥＴは、１本からなるデータバス、例えばＭＤＢＯと上
記データ端子ＤＯないしＤｌの間を接続するよう設けら
れる。上記データ端子ＤＯに対応したスイッチＭＯＳＦ
ＥＴのゲートには、上記信号ＥＮＯと、下位３ビツトの
アドレス信号ＡＯ〜Ａ２が供給されるアンドゲート回路
により形成されたデコード出力が供給される。すなわち
、データ端子ＤＯは、上記下位ビットのアドレス信号Ａ
ＯないしＡ２がロウレベルのとき上記対応するスイッチ
ＭＯＳＦＥＴがオン状態になってデータバスＭＤＢＯに
接続される。

以下、同様に上記データ端子ＤＩないしＤｌに対応した
スイッチＭＯＳＦＥＴは、上記信号ＥＮＯと、下位３ビ
ツトのアドレス信号ＡＯ，ＡＩ。

Ａ２ないしＡＯ，Ａ１．Ａ２とが供給されたアンドゲー
ト回路により形成されたデコード出力によりスイッチ制
御される。すなわち、上記デコード出力が十進法で１な
いし７のときデータ端子ＤｌないしＤｌに対応した各ス
イッチＭＯＳＦＥＴがオン状態になって上記各データ端
子ＤＩないしＤｌをデータバスＭＤＢＯに接続させる。

信号ＥＮ２は、バス幅を２ビツトに設定するものである
。それ故、信号ＥＮ２に対応したスイッチＭＯＳＦＥＴ
は、２本からなるデータバス、例えばＭＤＢＯ及びＭＤ
ＢＩと上記データ端子ＤＯないしＤ３及びＤ４ないしＤ
ｌの間を接続するよう設けられる。

一方の組のデータ端子ＤＯないしＤ３に対応した各スイ
ッチＭＯＳＦＥＴは、上記信号ＥＮ２と、下位２ビツト
のアドレス信号ＡＯ，Ａｔが供給されるアンドゲート回
路により形成されたデコード出力によりスイッチ制御さ
れる。すなわち、下位２ビツトのアドレス信号ＡＯ，Ａ
Ｉに対応したデコード出力が十進法で１ないし３のとき
データ端子ＤＯないしＤ３に対応した各スイッチＭＯＳ
ＦＥＴがオン状態になって、上記データ端子ＤＯないし
Ｄ３を一方のデータバスＭＤＢＯに接続させる。他方の
組のデータ端子Ｄ４ないしＤｌに対応したスイッチＭＯ
ＳＦＥＴは、上記同様に信号ＥＮ２と、下位２ビツトの
アドレス信号ＡＯ，ＡＩが供給されるアンドゲート回路
により形成されたデコード出力によりスイッチ制御され
る。すなわち、下位２ビツトのアドレス信号ＡＯ，ＡＩ
のデコード曲力が十進法で１ないし３のとき、データ端
子Ｄ４ないしＤｌに対応した各スイッチＭＯＳＦＥＴが
オン状態になって、上記データ端子Ｄ４ないしＤｌを他
方のデータバスＭＤＢ　１に接続させる。

信号ＥＮ４は、バス幅を４ビツトに設定するものである
。それ故、信号ＥＮ４に対応したスイッチＭＯＳ　Ｆ　
ＥＴは、４本のデータバスＭＤＢＯないしＭｎＢ２と上
記データ端子Ｄｏ、ＤＩないしＤ６．Ｄｌの間をそれぞ
れ接続するよう設けられる。データ端子ＤＯとＤｌに対
応したスイッチＭＯＳＦＥＴは、上記信号ＥＮ４と、下
位１ビツトのアドレス信号ＡＯが供給されるアンドゲー
ト回路により形成されたデコード出力によりスイッチ制
御される。すなわち、アドレス信号ＡＯがロウレベルの
ときには、偶数のデータ端子ＤＯないしＤ６が対応した
スイッチＭＯＳＦＥＴがオン状態になって、上記偶数の
データ端子ＤＯないしＤ６をデータバスＭＤＢＯないし
ＭＤＢ３に接続させ、アドレス信号ＡＯがハイレベルの
ときには奇数のデータ端子ＤＩないしＤ７に対応したス
イッチＭＯＳＦＥＴがオン状態になって、上記奇数のデ
ータ端子ＤＩないしＤ７をデータバスＭＤＢＯないしＭ
ＤＢ３に接続させる 信号ＥＮ８は、バス幅を８ビツトに設定するものである
。この場合には、データバスとＲＡＭのデータ端子とが
一致するから、ＲＡＭのデータ端子ＤＯないしＤ７とデ
ータバスＭＤＢＯないしＭＤＢ７とを一対一に対応させ
て接続するようスイッチＭＯＳＦＥＴが設けられる。こ
れらのスイッチＭＯＳ　Ｆ　ＥＴのゲートには、信号Ｅ
Ｎ８を受けるバッファ回路が設けられる。このバッファ
回路としてインバータ回路を用いる場合には、その入力
に反転の信号ＥＮ８を供給すればよい。

上記ＲＡＭとしては、×４ビットの単位でメモリアクセ
スが行われる２つのサブチップから構成するものであっ
てもよい、この場合でも、上記２つのＲＡＭを上記１つ
のＲＡＭとみなして上記同様なマルチプレクサＭＰＬＸ
Ｒを設けることによって、同様にバス幅を切り換えるよ
うにすることができるものである。データバスは、上記
８ビツトからなるものの他、１６ビツト等種々の実施形
態を採ることができるものである。−船釣に、１６ビツ
ト単位でメモリアクセスを行うようなＲＡＭを開発する
のが難しいなら、既存の×８ビットのものを２個用いて
上記同様に×１６ビツト構成のＲＡＭとしたり、あるい
は×４ビット構成のＲＡＭを４個用いて上記同様に×１
６ビツト構成のＲＡＭとして扱うようにすればよい、こ
のように大規模半導体集積回路装置に設けられる最大の
バス幅に応じて、搭載されるＲＡＭ側のビット数を決定
すればよい。

上記のようにＲＡＭのバス幅を可変にできることより、
その用途を×８ビットの単位のデータ記憶用や×４ビッ
トの単位のデータ記憶等のように種々のデータ記憶に利
用することができる。この場合、上記のようにバス幅の
設定がＲＡＭを半導体ウェハに作り込んで後にも行うこ
とができるから、ＲＡＭの試験結果あるいは後述するよ
うな欠陥救済結果等に応じてその用途を決定することが
できる。上記ＲＡＭは、スタティック型ＲＡＭでもよい
しダイナミック型ＲＡＭでもよい。

第１１図には、この発明に係°る大規模半導体集積回路
装置に搭載されるＲＡＭの他の一実施例のブロック図が
示されている。

この実施例のＲＡＭは、ダイナミック型メモリセルアレ
イを基本構成として、それにサーチ機能が付加される。

この実施例のＤＲＡＭにおけるメモリアレイは、ワード
ドライバにより非対称にマット分割される。ワードドラ
イバの上側に設けられるマットＩＭＡＴは、インディッ
クス用とされ、特に制限されないが、１本のワード線に
メモリセルが１６個設けられる。これに対して、ワード
ドライバの下側に配置されるマットＭＡＴは、１トラツ
ク長のメモリセルが接続される。特に制限されないが、
上記インディックス用のマットＩＭＡＴと、データ用マ
ットＭＡＴとはフロピーディスクメモリにおけるｌセタ
タのインディックス部とデータ部と類似した関係となる
。

上記インディンクス用マットＩＭＡＴは、その中央部に
コンパレータＣＯＭＰが設けられ、左右に２分割される
。これに対応してデータ用マットＭＡＴは、その中央に
ＹデコーダＹＤＥＣが配置されることによって左右に２
分割される。

上記データ用の左右のマットＭＡＴに対応してそれぞれ
の１フ一ド線分のデータをパラレルに受けるデータラッ
チＬＩＤが設けられる。このデータラッチＬＩＤは、上
記１トランク分の複数ビットからなるデータＤＯないし
Ｄｉを１ワードとしてシリアルに入出力するパラレル／
シリアル変換動作を行うものである。これに対応して、
ＲＡＭのデータ端子は、１００ないしＩＯｉのｌ＋ｉビ
ットから構成される。したがって、読み出し信号を増幅
するメインアンプＭＡも上記１＋ｉビット分設けられる
ものである。

この実施例のＲＡＭは、上記高速サーチ機能のためのア
ドレス歩道動作を行うアドレスカウンタＣＮＴが設けら
れる。

第１２図には、上記ＲＡＭに用いられるコンパレータＣ
ＯＭＰの一実施例の回路図が示されている。

この実施例においては、センスアンプを選択するスイッ
チＭＯＳＦＥＴを利用してコンパレータ機能が付加され
る。すなわち、インディフクス用の左側マツ）ＩＭＡＴ
に平行に配置される一対の相補ビット線ＢＬＯＬ、ＢＬ
ＯＬないしＢＬ１５Ｌ、ＢＬ１５Ｌと、それに対応した
センスアンプＳＡとの間には、センスアンプ選択用スイ
ッチＭＯＳＦＥＴが設けられる。ただし、このスイッチ
ＭＯＳＦＥＴに比較機能を付加するために、上記相補ビ
ット線ＢＬＯＬ、ＢＬＯＬないしＢＬ１５Ｌ、ＢＬ１５
ＬをそのままセンスアンプＳＡの入出力ノードに接続さ
れるＭＯＳＦＥＴが設けられる。これらのＭＯＳＦＥＴ
のゲートには、シェアード選択信号を兼ねた比較すべき
反転の入力信号ｄＯＬないしｄ１５Ｌが供給される。ま
た、上記相補ビット線ＢＬＯＬ、ＢＬＯＬないしＢＬ１
５ｔ、、ＢＬ１５Ｌを上下入れ替えてセンスアンプＳＡ
の入出力ノードに接続されるＭＯＳＦＥＴが設けられる
。これらのＭＯＳＦＥＴのゲートには、シェアード選択
信号を兼ねた比較すべき非反転の入力信号ｄＯＬないし
ｄ１５Ｌが供給される。

上記同様に、インディックス用の右側マット■ＭＡＴに
平行に配置される一対の相補ビット線ＢＬＯＲ，ＢＬＯ
ＲないしＢＬ１５Ｒ，ＢＬ１５Ｒをそのまま上記共通の
センスアンプＳＡの入出力ノードに接続されるＭＯＳ　
Ｆ　ＥＴが設けられる。

これらのＭＯＳＦＥＴのゲートには、シェアード選択信
号を兼ねた比較すべき反転の入力信号ｄＯＲないしｄ１
５Ｒが供給される。また、上記相補ビット線ＢＬＯＲ，
ＢＬＯＲないしＢＬ１５Ｒ。

ＢＬ１５Ｒを上下入れ替えて上記共通のセンスアンプＳ
Ａの入出力ノードに接続されるＭＯＳＦＥＴが設けられ
る。これらのＭＯＳ　Ｆ　ＥＴのゲートには、シェアー
ド選択信号を兼ねた比較すべき非反転の入力信号ｄＯＲ
ないしｄ１５Ｒが供給される。

上記比較すべき入力信号ｄＯＲないしｄ１５Ｒは、特に
制限されないが、もとの１６ビツトからなる入力信号ｄ
ｏないしｄ１５が上記左右のマッットを選択するＹ系の
アドレス信号にしたがって上記２通りの信号とされる。

非選択側のマットに対応した信号は、全信号がロウレベ
ルにされることによってそれに対応したスイッチＭＯＳ
ＦＥＴをオフ状態にする。これにより、センスアンプは
選択された方のマットと接続される。

例えば、左側のインディンクス用のマットＩＭＡＴが選
択されるとき、比較すべき入力信号ｄ。

Ｌがハイレベル（論理“１”）ならそれに対応したビッ
ト線ＢＬＯＬとＢＬＯＬは、上下入れ替えられてセンス
アンプＳＡの入出力ノードに接１される。それ故、メモ
リセルに同じ論理“１″が記憶されていたならセンスア
ンプＳＡの下側（反転ビット線側）のレベルがハイレベ
ルになる。もしも、メモリセルに論理“０”が記憶され
ていたならセンスアンプＳＡの下側のレベルがロウレベ
ルになる。全ビットについて上記一致したか否かを判定
するため、上記各センスアンプＳＡの下側の入出力信号
を受けるＮチャンネル型のＭＯＳＦＥＴが直列形態に設
けられる。これら直列ＭＯＳＦＥＴの一端は出力端子Ｈ
ＩＴとされ、その出力点と各ＭＯＳＦＥＴの相互接続点
にはプリチャージパルスφＰＣを受けるＰチャンネル型
のプリチャージＭＯＳＦＥＴが設けられる。上記直列Ｍ
ＯＳＦＥＴの他端と接地電位点との間には、センスアン
プＳＡの増幅動作と同期して発生されるタイミングパル
スφ１．によりスイッチ制御されるＮチャンネル型のデ
ィスチャージＭＯＳ　Ｆ　ＥＴが設けられる。上記のよ
うにセンスアンプＳＡの出力信号が全てハイレベルの一
敗なら、上記直列ＭＯＳＦＥＴ全てオン状態なってロウ
レベルのヒツト出力信号ＨＩＴを形成する。もしも、１
ビツトでも不一致のものがあれば、上記直列ＭＯＳＦＥ
Ｔにおいてディスチャージ経路が形成されないから出力
信号ＨＩＴがハイレベルになる。このことは、右側のイ
ンディックス用メモリマットＭＡＴを選択した場合にお
いても同様である。

第１３図には、上記第１１図に示したラッチ回１ＲＩＬ
ＩＴとその単位回路ＬＡ、アドレスカウンタＣＮＴ及び
データ出力回路ＤＯの一実施例の回路図が示されている
。

ラッチ回路ＬＩＴは、単位回路ＬＡに示すように入力端
子ＩＮの信号受ける入力用のクロックドインバータ回路
と、スタティック型のインバータ回路と及びその入力と
出力との間に設けられる帰還用のクロックドインバータ
回路とから構成され、上記入力用と帰還用のクロックド
インバータ、回路は、制御信号ＳＩＧによって相補的に
動作させられる。すなわち、制ｗＪ信号ＳＩＧがハイレ
ベルのときには、入力用のクロックドインバータ回路が
動作状態になり、帰還用のクロックドインバータ回路は
出力ハイインピーダンス状態になるため入力端子の信号
を取り込む、制御信号３１Ｇがロウレベルになると、入
力用のクロックドインバータ回路が出力ハイインピーダ
ンス状態になり、帰還用のクロックドインバータ回路が
動作状態になるため上記取り込んだ信号の保持を行う。

上記制御信号ＳＩＧは、ロウ系のタイミング信号Ｒ１と
ヒツト信号ＢＩＴにより形成され、インディッスクデー
タが一致したとき、データ部のマットにおけるｌワード
線分のデータを保持する。

ミ不ヒットならばそれに対応したデータがスルーして垂
れ流しにされる。

アドレスカウンタ回路ＣＮＴは、２進のカウンタ回路Ｃ
ＮＴＯないしＣＮＴ１５から構成され、上記ＲＡＭのロ
ウ系のアドレス信号ＡＲＯないしＡＲ１５を形成する。

最上位ビットのカウンタ回路ＣＮＴ１５のキャリー信号
ＣＡ１５と、ヒツト信号ＢＩＴとは論理ゲート回路に供
給され、その出力信号ＳＥ”によりミスヒントのときの
アドレス歩道動作が行われるとともに、カウンタオーバ
ーフロー時には、信号ＲＧの遅延信号からＲＡＭをリセ
ットさせる信号ＲＡＳ’　を形成する。

データ出力回路Ｄｏは、１ビツトの回路が代表として例
示的に示されており、読み出しモードのときに発生され
る出力制御信号ＤＯＣと、上記ヒント信号ＢＩＴにより
動作状態にされ、入力ＭＯ■に供給された信号を外部に
出力する。

第１４図には、上記ＲＡＭの動作の一例を説明するため
の動作波形図が示されている。

サーチイネーブル信号ＳＲをロウレベルにするとサーチ
モードにされる。この信号ＳＥのロウレベルに同期して
インディックスデータＩＤｉが入力される。この入力さ
れたインディックスデータＩＤｉは図示しないラッチ回
路に保持される。上記サーチイネーブル信号ＳＲのロウ
レベルに対応して形成された内部信号ＳＥ’のロウレベ
ルに応じて、内部ＲＡＳ信号がロウレベルにされ、アド
レスカウンタ回路ＣＮＴにより形成されたサーチアドレ
ス信号によりロウ系の選択動作が行われる。

このロウ系の選択動作によって１つのワード線が選ばれ
、前記のコンパレータＣＯＭＰによって比較動作が行わ
れる。ミスヒントなら信号ＲＧの遅延信号によってリセ
ットが行われ、内部回路のプリチャージ動作が行われる
。これと同時にアドレス歩道動作が行われ、次のワード
線の選択動作が行われる。

同図においては、上記同様にミスヒントが続き、３１番
目のワード線ＷＬ３１の選択動作によって読み出された
インディソクス情報と、上記入力インディ、フクス情報
が一致した例が示されている。

すなわち、ヒント信号ＨＩＴがロウレベルになると、内
部のサーチイネーブル信号ＳＥ’がハイレベルにリセッ
トされ、データ部のデータがラッチ回路ＬＩＴに取り込
まれ、このデータが出力端子ＩＯからシリアルに出力さ
れる。全てのインディフクス情報がミスヒントのときに
は、カウンタキャリー信号ＣＡ１５によって上記同様な
リセットが行われる。このときには、出力端子夏０はハ
イインピーダンス状態のままにされる。

上記の実施例のＲＡＭでは、インディックス部のマット
ＩＭＡＴは、１６個のメモリセルしか接続されないので
、ワード線の選択動作が高速に行われる。それ故、１つ
のワード線に多数のメモリセルが結合されてなるデータ
部の読み出し動作に比べてインディックス部の読み出し
動作がはるかに高速に行える。これにより、同時に行わ
れるデータ部のメモリセルの読み出し動作の間に、イン
ディンクス部のマットＩＭＡＴでは、その記憶情報の読
み出しとサーチすべきインディソクスデータであるか否
かの比較動作も終わらせることができる。これにより、
高速サーチ動作を実現することができるものとなる。

上記のようにダイナミック型メモリセルを用いた場合に
は、ワード線の選択動作よって情報記憶用キャパシタに
記憶された情報電荷は、ビット線容量とのチャージシェ
アによって破壊されかかるため、センスアンプによって
増幅して記憶キャパシタを記憶電荷に戻すという再書き
込みが必要とされる。信号ＲＧは、その再書き込みを保
証するタイミング信号であり、この信号ＲＧを受けて上
記のようにリセット信号Ｒ１を発生させるものである。

メモリアレイをスタティック型メモリセルを用いて構成
した場合には、上記のようなメモリセルの再書き込みが
不要になるから、上記コンパレータの判定結果により直
ちにワード線の切り換え動作に移行することができる。

このようなスタティック型ＲＡＭを用いた場合には、い
っそうの高速サーチが可能になる。

上記ラッチ回路ＬＩＴに記憶されたデータは、Ｙ系のア
ドレス選択回路によって、１６ビツトづづの単位でシリ
アルに出力される。

なお、インディソスク部やデータ部へのデータ書き込み
のために、ロウ系の選択回路を設ける必要がある０回路
の簡素化のために上記アドレスカウンタ回路をサブチッ
プの外部からのクロックによって制御可能にし、そのア
ドレス信号を利用するものであってもよい、上記のよう
に外部データ端子として１６ビツト構成としたときには
、１６ビツトの単位で入力し、それをＹアドレス選択回
路によりシリアルデータに変換して上記ラッチ回路ＬＩ
Ｔに入力し、ラッチ回路に記憶されたデータが、１ワー
ド線の単位で上記ロウ系のアドレス信号に従って選択さ
れたワード線に一括して書き込みようにする。このとき
、同時にインディックス部のワード線も選択されるから
、上記１６ビツトの入力端子から対応するインディック
スデータを同時に書き込むようにすればよい、この実施
例の高速サーチ機能を持つＲＡＭは、ファイル検索等積
々の用途に用いることができる。

第１５図には、この発明に係る大規模半導体集積回路装
置に搭載されるＲＡＭのテスト回路の一実施例のブロッ
ク図が示されている。

この実施例のように多数のサブチップＲＡＭが搭載され
る大規模半導体集積回路装置においては、ウェハプロー
ビング工程にあっては前記のようにテスト用パッドを設
けることによって各サブチップの動作試験を比較的簡単
に行うことができる。

しかしながら、１つの大規模半導体集積回路装置として
完成された後は、上記インターフェイスＩ１０に設けら
れた外部端子から多数のサブチップＲＡＭの動作試験を
行うことになる。このため、前記ＦｉＦｏメモリや演算
用メモリを構成するＲＡＭ等を間接的にしかアクセスす
ることができないからテストパターンの作成が膨大にな
るとともに、テスト時間に長時間を費やすことになって
しまう、また、上記のような大規模半導体集積回路装置
は、それ自体で比較的大きな規模の情報処理システムを
構成するものである。それ故、ユーザーにおける実稼動
状態でも、保守等のためにメモリテストを行うことが必
要とされる。

そこで、この実施例の大規模半導体集積回路装置におい
ては次に説明するようなセルフテスト回路が付加される
。このテスト回路は、前記論理部に内蔵される。特に制
限されないが、比較的小さな回路規模によって種々のテ
スト機能を実現するために各テスト動作は、ソフトウェ
アにより実施される。テストシーケンスメモリは、その
テストプログラムを格納するものである。特に制限され
ないが、このテストシーケンスメモリは、ＲＡＭにより
構成され、予め用意されたテストプログラムが外部から
書き込まれる。この構成に代え、テスト機能を固定的に
設定するのであれば、上記テストシーケンスメモリをＲ
ＯＭ等により構成してもよい。

テストシーケンスコントローラは、起動信号φにより起
動され、上記テストシーケンスメモリに格納されたテス
トプログラムに従ってそのテストプログラムの実行を開
始する。

テストシーケンスコントローラは、チップアドレスカン
フ、アドレスカウンタ、データレジスタ、バスフェイル
レジスタを初期状態に設定するとともに、タイミングジ
ェネレータ及びパターンジェネレータにテスト情報をセ
ットする。

クロックパルスジェネレータは、チップアドレスカウン
タ、タイミングジェネレータ及びパターンジェネレータ
からの指示に従い、テストを行うメモリに対してクロッ
クパルス（ＲＡＳＳＣＡＳ。

ＷＥＳＣＥ、ＯＢ等）を供給する。

アドレスカウンタは、タイミングジェネレータ及びパタ
ーンジェネレータからの指示に従い、テストを行うメモ
リに対してアドレス信号を供給する。

データレジスタは、タイミングジェネレータ及びパター
ンジェネレータからの指示に従い、テストを行うメモリ
に対して書き込むべきデータを供給する。

コンパレータは、読み出し動作においてメモリから読み
だれたデータと、データレジスタに保持されている書き
込んだデータとを比較し、良否判定結果をバスフェイル
レジスタに供給する。

この実施例では、特に制限されないが、バスフェイルレ
ジスタの容量を少なくするため、バスフェイルレジスタ
に取り込まれた良否判定結果のうち、フェイル情報はデ
ータレジスタを通してテスト中のメモリに設けられてい
る後述するような不良フラグとして書き込まれる。以下
、同様な動作の繰り返しにより内蔵のサブチップとして
のメモリが順次テストされるものである。

この実施例のテスト回路は、上記最終検査工程において
使用されるものの他、ユーザーの保守等において必要に
応じて使用することができる。このため、上記最終検査
工程で行われるテストに比べてユーザーの保守等におい
て行われるテストを簡略化させるものであってもよい、
上記実施例のようにテストシーケンスメモリとしてＲＡ
Ｍを用いると、メモリ容量を大きくすることなくテスト
内容の変更を容易にすることができる。

第１６図には、上記セルフテスト回路に対応したメモリ
回路の一実施例のブロック図が示されている。

メモリには、上記テスト結果を保持するフラグが設けら
れる０例えば、クロックＣＬＫ、アドレス信号Ａｉやデ
ータＩ１０に対応したインターフェイス部■Ｆに対応し
て、フラグＦＬＧＩが設けられる。このインターフェイ
ス部ＩＦに不良がある場合には、このフラグＦＬＧＩが
セットされる。

このフラグＦＬＧＩは、特に制限されないが、上記各回
路の不良個所に応じた複数ビットから構成される。上記
インターフェイス部！Ｆからの信号を受ける論理回路部
ＬＯＧにも、上記同様なフラグＦＬＧＬが設けられる。

この論理回路部ＬＯＧは、メモリ回路の動作モードの指
示や、タイミング信号を発生させるものである。したが
って、それに設けられるフラグＦＬＧＬは、各機能に応
じた複数ビットから構成される。

電源回路ＰＷは、メモリ回路に電源電圧を供給する回路
であり、直流不良が記憶されるフラグＦＬＧＰが設けら
れる。

そして、メモリアレイ部においては、その選択回路の不
良を記憶するフラグＦＬＧＭの他、特に制限されないが
、アドレス信号を歩進させてシリアルメモリとして用い
るＲＡＭにあっては、各ワード線又はビット線単位でフ
ラグＦＬＧＷ、、ＦＬＧＢが設けられる。

このフラグＦＬＧＷとＦＬＧＢは、特に制限されないが
、各ワード線やビット線が１づつ選択されることを利用
し、そのデータ端子が共通の信号線に接続されるととも
に、上記ワード線、ビット線の選択信号により選択され
る。この構成では、前記セルフテスト中の選択されてい
るワード線、ビット線に対応して１つづつのフラグが同
時に選択されているから、不良があると論理１１”を上
記信号線に入力すればよい。

そして、通常の動作モードにおいて、選択されたワード
線又はビット線のフラグＦＬＧＷ又はＦＬＧＢの内容が
論理“１”の不良を示すビットがセットされていると、
そのワード線又はビット線の選択動作をスキップさせて
次のワード線又はビット線の選択を行うようにするもの
である。このようなフラグＦＬＧＷやＦＬＧＢの内容に
従い、その選択動作をスキップさせる機能を付加するこ
とにって、不良ワード線やビット線の選択動作を行わな
いから、欠陥救済機能として利用することができる。

また、ランダムアクセスを行うメモリにあっては、論理
回路部からメモリを選択したとき、そのメモリをアクセ
スする前に上記各フラグを読み出して、そのメモリその
ものを用いるか、あるいはそのアドレスのメモリセルに
対してアクセスを行うか否かの判定を行うようにすれば
よい。

第１７図には、この発明に係る大規模半導体集積回路装
置における欠陥救済法の一実施例を説明するための概略
ブロック図が示されている。

従来のメモリ欠陥救済法は、メモリセルアレイに予備メ
モリセルアレイを設けておき、不良部分に対するメモリ
アクセスを上記予備メモリセルアレイに切り換えるもの
である。このため、冗長アドレス比較回路が設けられる
。予備メモリセルアレイと、して、ロウ系とカラム系を
用意した場合、それぞれに合わせて冗長アドレス比較回
路が設けられるものである。

上記のような従来の欠陥救済法は、予備メモリセルアレ
イである冗長ワード線や冗長ビット線の数や冗長アドレ
ス比較回路の数を限度としてしか欠陥が救済できない。

それ故、上記の冗長回路の数を超える不良部分が生じる
と救済不能になり、不良チップとしてシステムから切り
離してしまう必要がある。

この実施例の欠陥救済法は、従来のような欠陥救済法で
は救済しきれなかった不良チップにおいても、その使用
可能なメモリエリアが存在することに着目しその有効利
用を図るものである。

ＤＲＡＭの中に不良ワード線や不良ビット線が存在する
と、アドレスが飛び飛びになって使いすらい、そこで、
この実施例のＤＲＡＭではアドレス変換器が設けられる
。

不良アドレスを持つ複数のＤＲＡＭを用いて連続したア
ドレスを持つ１つのメモリを構成するものであるため、
自己に割り当てられてシステムアドレスを記憶するＲＯ
Ｍが設けられる。このＲＯＭは、最小値と最大値を記憶
するようにされる。

一致検出器は、上記ＲＯＭに設定されたアドレス範囲と
、アドレスバスから供給されるシステム（外部）アドレ
ス信号を比較して実質的なチップ選択信号を発生させる
。この信号により、内部動作を制御するタイミングジェ
ネータが動作を開始し、アドレス変換されたアドレスに
従ってメモリアクセス動作を行う。

内部の不良ビットを含めて約１Ｍビットの記憶容量を持
つダイナミック型ＲＡＭを５個（ｌｌｌａｌないし隆５
）を組み合わせて、約４Ｍビットの記憶容量を持つダイ
ナミック型ＲＡＭと等価になるように欠陥救済を行う例
について説明する。

例えば、サブチップＮｌｌは、動作ビット数が１００６
にビットであるとし、２にビットを１ブロツクとして内
部を分割すると動作ブロック数としては５０３　（５０
３Ｘ２に一１００６Ｋ）となる。

これにより、このサブチップ嵐１において担当する外部
アドレスは、十進法で０〜５０２に相当するから、ＲＯ
Ｍに記憶される最小アドレスは０で最大アドレスは５０
２となる。

サブチップ嵐２は、動作ビット数が１００ＯＫビツトで
あるとすると、上記動作ブロック数としては５００とな
る。これにより、このサブチップ１１ｈ２において担当
する外部アドレスは、十進法で５０３〜１００２に相当
するから、ＲＯＭに記憶される最小アドレスは５０３で
最大アドレスは１００２となる。

サブチップＮｌ１３は、動作ビット数が９９０にビット
であるとすると、上記動作ブロック数としては４９５と
なる。これにより、このサブチップ魚３において担当す
る外部アドレスは、十進法で１００３〜１４９７に相当
するから、ＲＯＭに記憶される最小アドレスは１００３
で最大アドレスは１４９７となる。

サブチップ階４は、動作ビット数が８７０にビットであ
るとすると、上記動作ブロック数としては４３５となる
。これにより、このサブチップ阻４において担当する外
部アドレスは、十進法で１４９８〜１９３２に相当する
から、ＲＯＭに記憶される最小アドレスは１４９８で最
大アドレスは１９３２となる。

サブチンブＮ１５は、上記約４Ｍビットのメモリを構成
する場合、残りが２３０にビットあればよい、したがっ
て、例え約１０００にビット程度動作ビットが存在して
も、動作ビットとして２３０とされ、１１５ブロックが
割り当てられる。これにより、このサブチップ嵐５にお
いて担当する外部アドレスは、十進法で１９３３〜２０
４７に相当するから、ＲＯＭに記憶される最小アドレス
は１９３３で最大アドレスは２０４７となる。

このようにＤＲＡＭを複数のブロックに分割することに
よって、アドレス変換を行うアドレス信号のビット数と
しては、上記のように外部アドレスとしてＯ〜２０４７
（１１ビツト）を指定するにも係わらず９ビツトで済む
ことになる。１１ビツトからなる上位２ビツトのアドレ
ス信号は、前記ＲＯＭと一致検出器によりデコードされ
ると理解されたい。

第１８図には、アドレス変換器の構成と、そのアドレス
変換の一例が示されている。

アドレス変換器は、５１２ワード×９ビツト（４，５に
ビット）のような小容量のメモリにより構成される。す
なわち、１１ビツトからなる外部アドレスのうちの下位
９ビツトのアドレスが変換すべきアドレス信号Ａｉｎと
して供給され、それにより指定されるアドレスには、９
ビツトからなる変換されたアドレス信号が記憶されてお
り、その読み出し信号ＤｏｕｔがＤＲＡＭのブロックア
ドレスを指定する。

上記アドレス変換器を構成するメモリ回路は、半導体ウ
ェハに回路が完成された後に、その動作試験による良否
判定結果により、アドレス変換のデータを書き込む必要
がある。それ故、メモリ回路としては、電気的に書き込
み可能なＥＦＲＯＭを用いることが便利である。この他
、ＲＡＭを用いるものであってもよい、このようにＲＡ
Ｍを用いる場合には、上記不良内容をファイルしておい
て、電源投入の都度アドレス変換内容を書き込むことが
必要となる。

上記のようなアドレス変換器の構成は、上記アドレスの
最小値と最大値を記憶するＲＯＭにおいても同様である
。ただし、上記ＲＯＭとしては、上記１１ビットからな
る外部アドレスの最小値と最大値を記憶するものである
から、上記のような構成に代え、ヒユーズ手段を用いる
ことができる。

このようなＲＯＭと一致検出器とを省略して、１１ビッ
ト全部の外部アドレスを上記９ビツトの内部アドレスに
対応させて変換する構成を採るものであってもよい。

なお、上記の１つのブロックアドレスによってＤＲＡＭ
に対して２にビットが指定される０例えば、×８ビット
（１バイト）の単位でメモリアクセスを行う場合には、
２５０バイトを指定するたの下位８ビツトのアドレス信
号によるアドレス指定が行われるものである。あるいは
、×４ビットの単位でメモリアセスを行うようにする場
合には、上記外部アドレスに対して下位アドレスとされ
る９ビツトのアドレス信号によるアドレス指定が行われ
るものである。

同図に代表として例示的に示されているアドレス変換の
例は、前記サブチップ魚３に対応したものである。

上記サブチップ陽３は、前記のように動作ビット数が９
９０にビットであり、上記ＲＯＭと一致検出器により１
００３〜１４９７の外部アドレスに応答して次のような
アドレス変換を行う。同図において、１１ビツトからな
る外部アドレスにより指定されるアドレス１００３〜１
４９７に対応して、括弧内に示したアドレス（４９１〜
５１１．０００〜４７３）は、実際にアドレス変換され
る下位９ビツトにより表現される十進法によるアドレス
を示している。

特に制限されないが、外部アドレスと変換される内部ア
ドレスのずれを少なくするため、上記９ビツトからなる
外部アドレスの０００を９ビットからなる内部アドレス
の０００に合わせるようアドレス変換が行われる。した
がって、内部アドレス０２７が不良なら、０００〜０２
６までの外部アドレスに対応して内部アドレスは０００
〜０２６のようにそのまま変換させない、そして、内部
アドレス０２？により指定される２にビットの中に不良
が存在するから、外部アドレス１０５２（０２７）は、
内部アドレス０２８にアドレス変・換する。以下、外部
アドレス１０５３　（０２８）は、内部アドレス０２９
に１アドレス分ずれるようアドレス変換を行う、以下、
上記のように不良ビットが存在する内部アドレスが排除
されるから、最終アドレス１４９７　（４７３）に対応
する内部アドレスは４８８にされる。

したがうて、外部システムアドレスの最小アドレス１０
０３　（４９１）は、内部アドレス４８９のようにアド
レス変換される。以下同様にアドレス変換を行うが、同
図のように内部アドレス４９１と４９２に不良ビットが
存在すると、それを排除するよう外部アドレス１００５
　（４９３）は内部アドレス４９３に変換（事実上は無
変換）するものである、以下、不良ビットが存在しない
なら外部ア、ドレスの下位９ビツトにより措定されるア
ドレス（４９３ないし５１１）は、変換された内部アド
レス４９３ないし５１１と同じくなる。

これにより、上記のような不良ビットを含んで約５Ｍビ
ット分のサブチップを組み合わせることよって、約４Ｍ
ビットの記憶容量を持つメモリとして再生することがで
きるものである。

アドレス変換器としては、上記のようなメモリを用いて
、全アドレスを変換するものの他、特定不良アドレスを
検出すると、それにより一定のビットパターンのアドレ
ス信号を形成するものとしてもよい、この場合には、不
良アドレスに対応したもののみが他のアドレスに変更さ
れる。

上記実施例のように１つのメモリブロックを２にビット
に設定すると、×８ビット（１バイト）の単位でメモリ
アクセスを行うときには、２５０バイト分しか記憶容量
がなく、下位８ビツトのアドレス信号によりアドレス指
定を行おうとすると、２５１ないし２５５が空きアドレ
スになってしまう、そのため、１つのメモリブロックは
、２０４８ビツトのように、２．’　　（Ｎは整数）に
設定することが便利である。このようにすると、下位８
ビツトのアドレス信号により指定される全アドレスに×
８ビットのデータが存在することなる。このことは、×
４ビットの単位でメモリアセスを行うようにするとき、
下位９ビツトのアドレス信号を用いてアドレス指定する
場合も同様である。

このような不良部分を残したサブチン、ブを用いて等価
的に１つのメモリ回路として再生することによって、大
規模半導体集積回路装置の外部からは５個のサブチップ
のうち１個が不良として廃棄されたとみなすことができ
る。これによって、従来は５個とも実質的に廃棄してい
たメモリチップから良品の半導体記憶装置を得ることが
できるから、サブチップの有効利用が可能になる。それ
故、予め不良を見込んで作り込むサブチップの数を減ら
すことができるものとなる。言い換えるならば、実質的
な集積度を高（することでできるものである、あるいは
、メモリ不足等により不良とされた大規模半導体集積回
路装置を完動品として生かすことができるから高価な大
規模半導体集積回路装置の製品歩留まりを高くできる。

第１９図には、この発明に係る大規模半導体集積回路装
置に搭載されるダイナミック型ＲＡＭの一実施例の概略
内部レイアウト図が示されている。

同図のＤＲＡＭは、約４Ｍビットの記憶容量を持つよう
にされる。サブチップの縦中央部にＹデコーダＹＤＥＣ
が配置れれ、横中央部にＸデコーダＸＤＥＣが配置され
る。これにより、メモリアレイ部は大きく４分割され、
それぞれが約１Ｍビットの記憶容量を持つようにされる
。単位のメモリマットは、センスアンプＳＡを中心にし
て左右に分割されたメモリマットＭＬ、ＭＲから構成さ
れる。したがって、センスアンプＳＡを中心にして左右
に分割されたメモリマットＭＬとＭＲは、約２５６にビ
ットの記憶容量を持つようにされる。

したがって、同図に示すように上記４分割されたそれぞ
れのメモリアレイ部には、それぞれ４つのセンスアンプ
及びそれに対応した４対のメモリマットが配置される。

上記のようなメモリマット内のメモリセルにおけるキャ
パシタの画電極が短絡したり、ビット線対が短絡する等
の直流不良が生じた場合を考える。

従来の欠陥救済法は不良個所へのアクセスを回避するも
のであるから、書き込み／読み出し不良を冗長メモリセ
ルに置き換えた後も直流不良が残存してしまうことにな
る。またこのような直流不良はシステムの消費電力増加
や入出力レベルの低下、電源ノイズ等の原因になるため
、前記のような集中イオンビームやレーザー光線によっ
てシステムから完全に切り離す等の処置を行わねばなら
ない。

しかしながら、上記のような大記憶容量を持つＤＲＡＭ
にあっては、単に１個の分のメモリマットに直流不良が
存在するだけである。そこで、本発明者等は、上記のよ
うな直流不良が存在してた場合でも・、それを回路的手
段で切り離すことによって他の回路を生かすことを考え
た。

第２０図には、この発明に係る半導体集積回路の欠陥救
済法の他の一実施例を説明するための概略回路図が示さ
れている。

上記のようなメモリマットに直流不良が存在する場合、
上記第１９図のようなシェアードセンスアンプを用いた
メモリアレイでは、上記切り離し手段としてセンスアン
プを選択するスイッチＭＯＳＦＥＴを利用する。

すなわち、センスアンプＳＡと、左右のメモリマットＭ
Ｌ、ＭＲのビット線との間に設けられたスイッチＭＯＳ
ＦＥＴのゲートに選択信号φ５ＨＲＬ、＃５ＨＲＲを伝
送ゲー）ＭＯＳＦＥＴＱ５゜Ｑ６を介して供給するよう
にする。そして、マットＭＬ又はＭＲに上記のような直
流不良が存在する場合、マットキラー信号信号φＭＫＲ
又はφＭＫＬを発生させ、上記伝送ゲートＭＯＳＦＥＴ
Ｑ５又はＱ６をオン状態にするともとに、ＭＯＳＦＥＴ
Ｑ７又はＱ８をオン状態にして、上記選択用ＭＯＳＦＥ
Ｔのゲートに定常的に接地電位を与えるようにするもの
である。

これにより、前記のような直流不良が存在するメモリマ
ットのビット線は、センスアンプを通して動作電流が供
給されることが無いから、上記直流電流バスが存在して
も他の正常な回路やマットに悪影響を及ぼすことがない
、これにより、他の良品のメモリマットを生かしたメモ
リとして用いることができる。前記第１７図に示した欠
陥救済法を採用することによって、アドレスが飛び飛び
になることを防ぐようにすることもできる。

なお、直流不良が存在するメモリマットにプリチャージ
回路等が設けられる場合、このプリチャージ回路も上記
マットキラー信号φＭＫにより非動作状態にされる。

上記のようなシェアードセンスアンプを用いない場合に
は、上記のような不良に備えてセンスアンプと各ビット
線の間にマント切り離し用のスイッチＭＯＳ　Ｆ　ＥＴ
を設けるようにしてもよい。

このような不良部分を残したサブチップを用いて良品部
分を生かした縮小されたメモリ回路として用いるように
することによりサブチップの有効利用が可能になる。そ
れ故、予め不良を見込んで作り込むサブチップの数を減
らすことができるものとなり、あるいはメモリの容量不
足等により不良とされた大規模半導体集積回路装置を完
動品として生かすことができるから高価な大規模半導体
集積回路装置の製品歩留まりを高くできる。

第２１図には、この発明に係る半導体集積回路の欠陥救
済法の他の一実施例を説明するための概略ブロック図が
示されている。

同図においては、不良部分を含む複数のサブチップを用
いて複数ビット幅のデータを記憶するメモリ装置を構成
する例が示されている。

特に制限されないが、ＲＡＭＩないしＲＡＭ３はそれぞ
れが×４ビット構成とされ、それを２つ用組み合わせて
×８ビット構成のメモリ回路を構成するものである。そ
れ故、２本の線で示されたデータバスは、１本が×４ビ
ットからなるものである。

従来の大規模半導体集積回路装置では、ＲＡＭとそれが
結合されるデータバスとはハードウェアにより固定的に
接続されるものである。このようにすると、不良が存在
するアドレスへのアクセスが不能になるため、それを切
り離すものになってしまう、これに対して、この実施例
の欠陥救済法では、アドレス指定に応じてＲＡＭのデー
タ端子とそれが接続されるデータバスとの接続を可変に
するものである。そのため、ＲＡＭとデータバスとの間
には、後述するようなＩ１０切り換え回路が設けられる
。

上記３つのＲＡＭＩないしＲＡＭ３は、特に制限されな
いが、４つのメモリブロックに分割され、同図に○を付
したメモリブロックは良品であり、×を付したメモリブ
ロックには不良が存在するものとする。

上記３つのＲＡＭは、共通にアドレス信号及び必要なり
ロックパルスが供給されることによってパラレルに動作
させられる。そして、アドレス範囲Ａを指定するときに
は、全部のＲＡＭＩないしＲＡＭ３が良品であるが、そ
のうちのＲＡＭＩとＲＡＭ２をそれぞれ上下のデータバ
スに接続させる。このときには、ＲＡＭ３も同様にアク
セスされるが、データバスに接続されないのでその動作
は無意味となる。

アドレス範囲Ｂをアクセスするときには、ＲＡＭ２に不
良が存在するから、ＲＡＭ１とＲＡＭ３を用い、ＲＡＭ
１とＲＡＭ３をそれぞれ上下のデータバスに接続させる
。このときには、ＲＡＭ２も同様にアクセスされるが、
いずれのデータバスにも接続されないから、例え不良ア
ドレスに対してアクセスしても問題ない。

アドレス範囲Ｃをアクセスするときには、ＲＡＭ３に不
良が存在するから、ＲＡＭＩとＲＡＭ２を用い、上記ア
ドレス範囲Ａと同様にＲＡＭＩとＲＡＭ２をそれぞれ上
下のデータバスに接続させる。このときには、ＲＡＭ３
も上記同様にアクセスされるが、いずれのデータバスに
も接続されないから、例え不良アドレスに“対してアク
セスしても問題ない。

アドレス範囲りをアクセスするときには、ＲＡＭ１に不
良が存在するから、ＲＡＭ２とＲＡＭ３をそれぞれ上下
のデータバスに接続させる。このときには、ＲＡＭＩも
上記同様にアクセスされるが、いずれのデータバスにも
接続されないから、例え不良アドレスに対してアクセス
しても問題ない。

上記ＲＡＭＩないしＲＡＭ３は、特に制限されないが、
従来のＤＲＡＭと同様に冗長回路による欠陥救済回路を
持つ。この場合、３つのＲＡＭＩないしＲＡＭ３の各メ
モリブロックにおいて、不良が重ならないように欠陥救
済を行うようにする。

すなわち、全部の不良を救済するのではなく、上記不良
部分が重ならないことを条件に一部に不良部分を残して
もよいというように欠陥救済を行うものであるから冗長
回路を効率よく使うことができる。

このような不良部分を残したサブチップを組み合わせて
等価的に１つのメモリ回路として再生することによって
、大規模半導体集積回路装置の外部からは３個のサブチ
ップのうち１個が不良として廃棄されたとみなすことが
できる。これによって、従来は３個とも実質的に廃棄し
ていたメモリチップから良品の半導体記憶装置を得るこ
とができるから、サブチップの有効利用が可能になる。

それ故、予め不良を見込んで作り込むサブチップの数を
減らすことができるものとなる。言い換えるならば、実
質的な集積度を高くすることでできるものである。ある
いは、メモリ不足等により不良とされた大規模半導体集
積回路装置を完動品として生かすことができるから高価
な大規模半導体集積回路装置の製品歩留まりを高くでき
る。

なお、ＲＡＭを２個用いて、不良部分が重ならないよう
に選択的にデータバスに接続して、１個のＲＡＭと等価
とすることもできる。この場合には２個のうち１個が不
良とみなされる。

したがって、この実施例の欠陥救済法は、より多（のサ
ブチップにより１つのメモリ回路を構成した方が救済効
率を高（できる。例えば、×１ビットのＲＡＭを９個用
い、そのうちの８個を組み合わせて、特定のアドレス範
囲では１個しか不良が存在しないことを条件にして、×
８ビットのデータバスに選択的に接続するようにする。

この構成では、９個のサブチップ全部に離散的に不良ビ
ットが存在するにもかかわらず、実質的には１個のサブ
チップだけを不良チップとして廃棄したのと等価にでき
る。

第２２図には、上記ＲＡＭ２のデータ端子とデータバス
との間に設けられるｌ１０切り換え回路の一実施例の回
路図が示されている。

この実施例では、特に制限されないが、上記メモリブロ
ックを指定するアドレス信号Ａ１とＡｊを受けるナント
ゲート回路に、ヒユーズ手段と抵抗からなるプログラム
回路に形成されたイネーブル信号を供給する。同図のよ
うに上記ヒユーズ手段をカット（ｃ　ｕ　ｔ）すると、
抵抗を通してハイレベルの信号がナントゲート回路に供
給され、そのナントゲート回路に供給される２ビツトか
らなるアドレス信号ＡｉとＡｊにより指定れるブロック
アドレスが有効となり、ＲＡＭ２のデータ端子Ｍ−１１
０を上記データバスｌ１０−０又はｌ１０−１に接続さ
せるスイッチＭＯＳＦＥＴをオン状態にする。

すなわち、アドレス範囲Ａを指定するアドレス信号Ａｌ
とＡｊが共にハイレベルのとき、それに対応したアンド
ゲート回路のヒユーズがカントされており、メモリ選択
信号ＭＳＥＬＩが形成される。このため、ＲＡＭ２のデ
ータ端子Ｍ−１１０は、前記のように下側のデータバス
ｌ１０−１に接続される。アドレス範囲Ｂを指定するア
ドレス信号ＡｉとＡｊが共にハイレベルのとき、それに
対応したアンドゲート回路のヒユーズ手段はいずれも切
断されなから、メモリ選択信号ＭＳＥＬＯと１が共にロ
ウレベルになる。このため、スイッチＭＯＳ　Ｆ　ＥＴ
は共にオフ状態になり、ＲＡＭ２のデータ端子Ｍ−１１
０は、いずれのデータバスからも切り離された状態にな
る。アドレス範囲Ｃを指定するアドレス信号ＡｔとＡｊ
が共にハイレベルのとき、それに対応したアンドゲート
回路のヒユーズがカットされており、メモリ選択信号Ｍ
ＳＥＬ　１が形成される。このため、ＲＡＭ２のデータ
端子Ｍ−１１０は、前記のように下側のデータバスｌ１
０−１に接続される。そして、アドレス範囲りを指定す
るアドレス信号ＡｉとＡｊが共にハイレベルのとき、そ
れに対応したアンドゲート回路のヒユーズがカットされ
ており、メモリ選択信号ＭＳＥＬＯが形成される。この
ため、ＲＡＭ２のデータ端子Ｍ−１１０は、前記のよう
に上側のデータバスｌ１０−０に接続される。

第２３図には、ＲＡＭのデータ端子とデータバスの間に
設けられるｌ１０切り換え回路の他の一実施例の回路図
が示されている。

この実施例では、ＲＡＭの１つのデータ端子Ｍ−Ｉ１０
を４本のデータバスｌ１０−０ないしｌ１０３のいずれ
か、もしくは非接続とするスイッチ回路の例が示されて
いる。

選択信号ＭＳＥＬＯとＭＳＥＬＩとは、図示しないアド
レスデコーダ回路に形成される選択信号である。これら
の信号をヒユーズ手段の切断によリゲートが開くように
されたナントゲート回路と、実質的にオアゲートとして
作用するナントゲート回路と組み合わせて上記データバ
スｌ１０−０ないし１１０３に対応したＭＯＳＦＥＴの
スイッチ制御を行うものである。

上記のようなヒユーズ手段の切断によって、切断された
ものに対応したアドレス信号又はデコード信号を有効に
すると、回路が半導体ウェハに完成された時点では、Ｒ
ＡＭのデータ端子をいずれのデータバスからも切り離さ
れた状態にすることができる。これにより、前記のよう
なテスト用パッドによるＲＡＭの単体テストを簡単に行
うことができる。

第２４図には、約４ＭビットのＤＲＡＭを例にした上記
ｌ１０切り換え回路の具体的一実施例の回路図が示され
ている。

アドレス端子Ａ　１　ｓクロック端子ＲＡＳＸＣＡＳ及
びＷＥには、口で示された前記のようなテスト用パッド
が設けられ、外部（システム側）とはＮチャンネルＭＯ
ＳＦＥＴとＰチャンネルＭＯＳＦＥＴとからなるＣＭＯ
Ｓスイッチ回路を介して接続される。これらのスイッチ
ＭＯＳＦＥＴは、プルダウン抵抗により定常的に回路の
接地電位が与えられるテスト端子ＴＥＳＴの信号を受け
てオン状態にされる。テスト動作のときに、上記テスト
端子ＴＥＳＴに電源電圧Ｖｃｃのようなハイレベルを供
給することよって、上記スイッチＭＯＳＦＥＴをオフ状
態にでき、ＤＲＡＭをシステム側から切り離すことがで
きる。

また、上記クロック端子ＲＡＳ、ＣＡＳ及びＷ百に供給
される信号は、アンドゲート回路とヒユーズ回路からな
る回路により、前記実施例における用途に応じて切り換
え可能にされる。

データ端子Ｉ１０は、４ビツトからなり、それぞれは上
記同様なＣＭＯＳスイッチ回路を介して７本用意された
サブデータバスの何れかに接続される。この７本のサブ
データバスは、２３本からなるシステムバスに対して、
マスタースライスＴＨによりいずれかに接続される。す
なわち、このマスタースライスにより２３１１０の中か
ら７１１０の絞り込みが行われる。そして、この７１／
ｌの中から２Ｉ１０の絞り込みが、２通りのデコード信
号を受けるヒユーズ回路により指定される。

そして、２！１０から１つのＩｌｏの指定がＤＲＡＭ側
から出力されるアドレス信号ＡＸ７とＡＸ８の２ビット
のアドレス信号を受けるマットデコーダ回路により形成
される２通りのメモリ選択信号により指定される。

このような可変Ｉ１０切り換え回路を設けることよって
、ＤＲＡＭに部分的な不良が存在してもその部分を他の
ＤＲＡＭが受は持つようにすることによって不良部分を
持つＤＲＡＭの有効利用が可能になるものである。

このことは、前記ＤＲＡＭの他、ＳＲＡＭや必要に応じ
て大規模半導体集積回路装置に搭載されるＥＰＲＯＭや
ＥＥＰＲＯＭにおいても同様であることはいうまでもな
い。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）特定機能を持つ複数からなるサブチップを内蔵す
る大規模半導体集積回路装置において、上記サブチップ
に設けられる各端子又は近接して配置される２以上の同
じ信号に対応した端子を共通として容量カット用のバッ
ファ回路を設けてその入力容量を信号配線から分離する
とともに、比較的長（された配線を分割して各分割点に
ドライバを設けることにより、信号伝達遅延が軽減でき
るので動作の高速化が可能になるという効果が得られる
。

（２）上記各サブチップの端子には、プロービング用の
パッドを設けることにより、サブチップに対して独立し
た動作試験が可能になりテスト時間の短縮化が可能にな
るとともに、上記容量カット用のバッファ回路により通
常動作時の信号遅延を防止することができるという効果
が得られる。

（３）半導体ウェハ上において回路が完成された後にプ
ログラム可能な記憶手段によってスイッチ制御されるス
イッチ回路を用いてメモリ回路の回路の用途に応じたア
ドレス信号、データ及びクロックパルスの設定を可能と
することにより、内蔵のメモリ回路の汎用性を持たせる
ことができるとう効果が得られる。

（４）共通化された信号伝達経路に対しアドレス信号と
データとを時分割的に伝送するようにすることによって
、大規模半導体集積回路装置に形成される配線チャンネ
ル数を減らすことができるという効果が得られる。

（５）上記共通化された信号伝達経路に接続されるメモ
リ回路として、アドレス端子とデータ端子とを持つ上記
サブチップを構成し、アドレス端子にはアドレスストロ
ーブ信号によって上記信号伝達経路から供給されるアド
レス信号を取り込むラッチ回路を設ける。この構成では
、サブチップの端子の前で信号を分離するものであるた
め上記のように配線数を少な（できるとともに、上記同
様にサブチップに対するの独立試験や汎用性を持たせる
ことができるという効果が得られる。

（６）上記各サブチップ内において同時に動作する回路
ブロックを分散させ、その分散された回路ブロックに対
応して電源供給線を設けることによリ、電源配線におけ
る動作電流の分散が可能となり、電源ノイズによる動作
マージンの低下を防止することができるという効果が得
られる。

（７）上記サブチップをメモリ回路とし、同時に動作さ
せられる回路ブロックをメモリマットとして構成するこ
とにより、アドレス指定の割り振りにより上記同時動作
する回路ブロックを簡単に分離できるという効果が得ら
れる。

（８）上記メモリ回路を上記のようなサブチップとする
ことによって、そのスイッチによりサブチップをシステ
ム側から分離できるので、動作試験の簡略化に適したも
のとすることができるとともに、それに伴う信号遅延を
防止することができるという効果が得られる。

（９）上記記憶手段としてヒエーズ手段を用いるととも
に、その切断により対応するアドレス信号、データ及び
クロックパルスをメモリ回路に伝えるスイッチ回路をオ
ン状態にさせる。この構成では、サブチップがシステム
側から分離された状態で作り込まれるため上記単独での
テストを直ちに行うことができるとともに、その切断に
よって用途が決定できるからプログラムが簡単に行える
という効果が得られる。

（１０）半導体ウェハにおいて回路が完成された後にプ
ログラム可能な記憶手段により記憶されたバス幅設定信
号とアドレス信号との組み合わせによりスイッチ制御さ
れるスイッチ回路を用い、内蔵されるメモリ回路の複数
からなるデータ端子と複数ビットからなるデータバスと
の間を上記バス幅設定に従って選択的に接続させること
により、内蔵メモリ回路に汎用性を持たせることができ
るという効果が得られる。

（１１）少数のメモリセルが結合された第１のワード線
に対応したメモリセルにインディックス情報を記憶させ
、外部から供給されるサーチ情報とを比較する比較回路
を設けて、上記両情報が一致した場合のみ同時に選択状
態にされている第２ワード線に結合された多数のメモリ
セルの記憶情報を読み出すようにする。この構成では、
第１のワード線は選択動作が高速に行えるから同時に選
択状態にされる第２のワード線からの読み出しの間に上
記比較動作を行うことができる。これによって、高速サ
ーチ機能を持つメモリ回路を得ることができるという効
果が得られる。

（１２）上記第２ワード線に結合されたメモリセルの記
憶情報は、上記比較回路からの一致信号に従ってパラレ
ルにラッチ回路に転送され、このラッチ回路を介してシ
リアルに出力させる。これにより、多数ビットからなる
サーチデータを少ない信号バスに出力させることができ
るという効果が得られる。

（１３）上記ワード線選択回路には、上記比較回路の出
力が不一致のときインクリメント動作を行うアドレスカ
ウンタ回路により形成することによって、自動サーチ機
能を実現することができるという効果が得られる。

（１４）上記高速サーチ機能を持つメモリ回路を、前記
のような容量カット用バッファ回路や試験用パッドが設
けられたサブチップとして大規模半導体集積回路装置に
構成することによって、前記のような動作の高速化と試
験の簡素化が可能になるという効果が得られる。

（１５）上記各サブチップに対して動作試験用の信号を
発生させると共にその良否判定を行う試験回路と、上記
試験回路の良否結果を保持する記憶回路を内蔵させるこ
とより、大規模半導体集積回路装置の最終チエツク及び
保守チエツクが簡単に行えるという効果が得られる。

（１６）上記サブチップはメモリ回路を構成するものと
し、各機能ブロック毎に上記の試験回路による試験結果
を記憶するフラグを設けることより、メモリ回路の内部
状態を調べてからメモリアクセスを行うようにすること
ができるという効果が得られる。

（１７）上記メモリ回路のワード線及びビット線選択回
路に、単位のアドレス毎に上記良否試験結果を記憶する
フラグを設けることにより、そのフラグの状態に応じて
メモリアクセスを行うか否かを判定することができると
いう効果が得られる。

（１８）上記メモリ回路として、ワード線及びビット線
速択回路毎に設けられたフラグに記憶された不良フラグ
により不良ワード線及びビット線の選択動作をスキップ
させる連続アクセス機能を設けることより、実質的に欠
陥救済機能を実現できるという効果が得られる。

（１９）特定機能を持つ複数からなるサブチップが搭載
される大規模半導体集積回路装置において、サブチップ
を構成するメモリ回路における複数からなるメモリマッ
トのうち、直流不良存在するメモリマットをスイッチ回
路により電気的に切り離すことにより、他の動作可能な
部分を有効利用できるという効果が得られる。

（２０）特定の機能を持つ複数からなるサブチップが搭
載される大規模半導体集積回路装置において、上記サブ
チップを構成するメモリ回路に対してアドレス変換回路
を設けて不良アドレスに対するアクセスを行わないよう
アドレス変換してメモリセルアレイの選択動作を行わせ
ることにより、システム側から完動品チップとして扱う
ことができるという効果が得られる。

（２１）上記メモリセルアレイ路数ブロックに分割し、
そのブロックを指定するアドレスに対してアドレス変換
を行うようにすることによって、アドレス変換ビット数
を減らすことができるという効果かえられる。

（２２）不良アドレス記憶回路とアドレス比較回路を用
い、不良アドレスに対するアクセスがあったときアドレ
ス変換を行わせるようにすることによって、システム側
から宛動品チフプとして扱うことができるという効果が
得られる。

（２３）シェアードセンスアンプにおける選択スイッチ
ＭＯＳＦＥＴを直流不良が存在するメモリマットを切り
離す手段として併用することより、簡単な回路の付加に
より上記欠陥救済法を実現できるという効果が得られる
。

（２４）特定の機能を持つ複数からなるサブチップが搭
載される大規模半導体集積回路装置において、アドレス
情報に基づき上記サブチップを構成する複数からなるメ
モリ回路のうち不良ビットが存在しないような組み合わ
せのものを選んで選択的にデータ端子をデータバスに接
続させて上記メモリ回路の数より少ないビット数からな
るデータの記憶に用いるという欠陥救済を行うことによ
り、不良ビットを含むメモリ回路を用いて等価的に完動
品のメモリチップを構成することができるという効果が
得られる。

（２５）上記メモリ回路のアドレス空間を複数ブロック
に分割し、そのブロック毎に不良が重ならないようなサ
ブチップを組み合わせて、ブロックを指定するアドレス
信号をデコードして上記サブチップのデータ端子とデー
タバスとを選択的に接続させる。この構成では簡単なブ
ロックアドレスのテコーダ出力により上記のようなサブ
チップの組み合わせを行われることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、大規模半導体集
積回路装置としては、メモリ回路からなる大容量記憶装
置を構成するもの、あるいはマイクロプロセッサ等の情
報処理装置を内蔵させた大きな規模のマイクロコンピュ
ータシステムを構成するものとう種々の実施形態を採る
ことができるものである。また、上記大規模半導体集積
回路装置は、上記のように１つの半導体ウェハから１個
又は極（少ない数の半導体集積回路装置しか形成されな
いような大きい規模の半導体集積回路装置のことをいう
ものである。このような半導体集積回路装置に内蔵され
るサブチップ構成の各回路は、前記のようなダイナミッ
ク型ＲＡＭ、スタティック型ＲＡＭ及び特定用途を実現
するゲートアレイの他、必要に応じてＥＰＲＯＭＳＢＥ
ＰＲＯＭあるいはマイクロコンピュータの周辺回路を構
成するＤＭＡＣ，ＭＭＵｌ、浮動少数点演算や図形処理
等の特定機能を持つコプロセッサを搭載させるものであ
ってもよい。

この発明は、大規模半導体集積回路装置及びそれに搭載
されるサブチップの欠陥救済法として広く利用できるも
のである。

〔発明の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、特定機能を持つ複数からなるサブチップによ
り大規模半導体集積回路装置を構成し、上記サブチップ
に設けられる各端子又は近接して配置される２以上の同
じ信号に対応した端子を共通として容量カット用のバッ
ファ回路を設けてその入力容量を信号配線から分離する
とともに、比較的長くされた配線を分割して各分割点に
ドライバを設けることにより、信号伝達遅延が軽減でき
るので動作の高速化が可能になる。

上記各サブチップの端子には、プロービング用のパッド
を設けることにより、サブチップに対して独立した動作
試験が可能になりテスト時間の短縮化が可能になるとと
もに、上記容量カット用のバッファ回路により通常動作
時の信号遅延を防止することができる。半導体ウェハ上
において回路が完成された後にプログラム可能な記憶手
段によってスイッチ制御されるスイッチ回路を用いてメ
モリ回路の回路の用途を応じたアドレス信号、データ及
びクロックパルスの設定が可能とすることにより内蔵の
メモリ回路の汎用性を持たせることができる。上記記憶
手段としてヒユーズ手段を用いるとともに、その切断に
より対応するアドレス信号、データ及びクロックパルス
をメモリ回路に伝えるスイッチ回路をオン状態にさせる
。この構成では、サブチップがシステム側から分離され
た状態で作り込まれるため上記単独でのテストを直ちに
行うことができるとともに、その切断によって用途が決
定できるからプログラムが簡単に行える。

上記各サブチップ内において同時に動作する回路ブロッ
クを分散させ、その分散された回路ブロックに対応して
電源供給線を設けることにより、電源配線における動作
電流の分散が可能となり、電源ノイズによる動作マージ
ンの低下を防止することができる。共通化された信号伝
達経路をアドレス信号とデータとを時分割的に伝送する
ようにすることによって、大規模半導体集積回路装置に
形成される配線チャンネル数を減らすことができる。

半導体ウェハにおいて回路が完成された後にプログラム
可能な記憶手段により記憶されたバス幅設定信号とアド
レス信号との組み合わせによりスイッチ制御されるスイ
ッチ回路を用い、内蔵されるメモリ回路の複数からなる
データ端子と複数ビットかうなるデータバスとの間を上
記バス幅設定に従って選択的に接続させることにより、
内蔵メモリ回路に汎用性を持たせることができる。少数
のメモリセルが結合された第１のワード線に対応したメ
モリセルにインディックス情報を記憶させ、外部から供
給されるサーチ情報とを比較する比較回路を設けて、上
記両情報が一致した場合のみ同時に選択状態にされてい
る第２ワード線に結合された多数のメモリセルの記憶情
報を読み出すようにする。この構成では、第１のワード
線は選択動作が高速に行えるから同時に選択状態にされ
る第２のワード線からの読み出しの間に上記比較動作を
行うことができる。これによって、高速サーチ機能を持
つメモリ回路を得ることができる。上記各サブチップに
対して動作試験用の信号を発生させると共にその良否判
定を行う試験回路と、上記試験回路の良否結果を保持す
る記憶回路を内蔵させることより、大規模半導体集積回
路装置の最終チエツク及び保守チエツクが簡単に行える
。特定機能を持つ複数からなるサブチップが搭載される
大規模半導体集積回路装置において、サブチップを構成
するメモリ回路における複数からなるメモリマットのう
ち、直流不良の存在するメモリマットをスイッチ回路に
より電気的に切り離すことにより、他の動作可能な部分
を有効利用できる。特定の機能を持つ複数からなるサブ
チップが搭載される大規模半導体集積回路装置において
、アドレス情報に基づき上記サブチップを構成する複数
からなるメモリ回路のうち不良ビットが存在しないよう
な組み合わせのものを選んで選択的にデータ端子をデー
タバスに接続させて上記メモリ回路の総データ端子数よ
り少ないビット数からなるデータの記憶に用いるという
欠陥救済を行うことにより、不良ビットを含むメモリ回
路を用いて等価的に完動品のメモリチップを構成するこ
とができる。

特定の機能を持つ複数からなるサブチップが搭載される
大規模半導体集積回路装置において、上記サブチップを
構成するメモリ回路に対してアドレス変換回路を設けて
不良アドレスに対するアクセスを行わないようアドレス
変換してメモリセルアレイの選択動作を行わせることに
より、システム側から完動品チップとして扱うことがで
きる。

【図面の簡単な説明】

第１図は、この発明に係る大規模半導体集積回路装置の
一実施例を示す概略ブロック図、第２図は、上記大規模
半導体集積回路装置の一実施例を示すブロック図、 第３図は、上記大規模半導体集積回路装置を構成するサ
ブチップ間を接続する信号伝達経路の一実施例を示すブ
ロック図、 第４図は、論理回路部とサブチップとの間の信号伝達経
路の一実施例を示すブロック図、第５図（Ａ）と（Ｂ）
は、この発明に先立って考えられるサブチップに対する
電源供給方式を説明するためのブロック図、 第６図は、この発明に係る大規模半導体集積回路装置に
おける電源供給方式の一実施例を示すブロック図、 第７図には、上記電源供給方式が適用されたサブチップ
の一実施例を示す内部ブロック図、第８図は、この発明
に係る大規模半導体集積回路装置に搭載されるＲＡＭの
一実施例を示すブロック図、 第９図は、この発明に係る大規模半導体集積回路装置に
搭載されるＲＡＭの他の一実施例を示すブロック図、 第１０図は、上記実施例に用いられるマルチプレクサの
一実施例を示す回路図、 第１１図は、この発明に係る大規模半導体集積回路装置
に搭載されるＲＡＭの他の一実施例を示すブロック図、 第１２図は、上記ＲＡＭに搭載されるコンパレータの一
実施例を示す回路図、 第１３図は、上記ＲＡＭに搭載されるラッチ回路及びそ
の単位回路、アドレスカウンタ及びデータ出力回路の一
実施例を示す回路図、 第１４図は、上記ＲＡＭの動作の一例を説明するための
波形図、 第１５図は、この発明に係る大規模半導体集積回路装置
に搭載されるＲＡＭのテスト回路の一実施例を示すブロ
ック図、 第１６図は、上記テスト回路に対応したメモリ回路の一
実施例を示す回路図、 第１７図は、この発明に係る大規模半導体集積回路装置
における欠陥救済法の一実施例を説明するための概略ブ
ロック図、 第１８図は、そのアドレス変換器の構成と、そのアドレ
ス変換の一例を示す概念図、 第１９図は、この発明に係る大規模半導体集積回路装置
に搭載されるダイナミック型ＲＡＭの一実施例を示す概
略内部レイアウト図、 第２０図は、この発明に係る大規模半導体集積回路装置
における欠陥救済法の他の一実施例を説明するための概
略回路図、 第２１図は、この発明に係る大規模半導体集積回路装置
における欠陥救済法の他の一実施例を説明するための概
略ブロック図、 第２２図は、上記欠陥救済法に用いられるＩｌｏ切り換
え回路の一実施例を示す回路図、第２３図は、上記欠陥
救済法に用いられるＩｌｏ切り換え回路の他の一実施例
を示す回路図、第２４図は、上記欠陥救済法が適用され
たダイナミック型ＲＡＭの周辺回路の一実施例を示す回
路図である。 ＷＦ・・半導体ウェハ、ＱＷＳＩ・・大規模半導体集積
回路装置、ＤＲＡＭ・・ダイナミック型ＲＡＭ　（サブ
チップ）、ＳＲＡＭ・・スタティック型ＲＡＭ　（サブ
チップ）、ＬＯＧＩＣ・・論理回路部（サブチップ）、
Ｉｌｏ・・インターフェイス（サブチップ）　、ＬＡＴ
ＣＨ・・アドレスラッチ回路、ＤＢ・・データバス、Ｒ
ＡＭ０〜ＲＡＭ２・・サブチップ（メモリ回路）、ＡＤ
Ｂ・・アドレスバッファ、ＭＯＮＭ３・・メモリブロッ
ク、Ｃ−５Ｗ・・カラムスイッチ回路、Ｒ−ＤＣＲ・・
ロウデコーダ、Ｃ−０ＣＲ・・カラムデコ−ダ、ＭＡ・
・メインアンプ、ＤＯＢ・・データ出カバソファ、ＤＩ
Ｂ・・データ人カバソファ、ＶＣＬ＋　　ｖｃａ”　’
電源線、ＶＳＬ＊　　ｖｓ＊　”接地線、Ｍ−ＡＲＹ・
・メモリアレイ、ＤＢ・・データバッフプ、ＴＯ・・タ
イミング発生回路、ＭＰＬＸＲ・・マルチプレクサ、Ｉ
ＭＡＴ・・インディックス用マント、ＭＡＴ・・データ
用マント、ＣＯＭＰ・・コンパレータ、ＣＮＴ・・アド
レスカウンタ、ＬＩＤ・・データラッチ回路、ＳＡ・・
センスアンプ、ＬＡ・・単位のラッチ回路、Ｄｏ・・デ
ータ出力回路、ＩＦ・・インターフェイス部、ＬＯＧ・
・論理回路部、ｐｗ・・電源回路、ＦＬＧｌ、ＦＬＧＬ
、ＦＬＧＰ、ＦＬＧＭ、ＦＬＧＢ。 ＦＬＧＷ・・フラグ、ＢＬ・・ビット線、ＷＬ・・ワー
ド線、ＭＬ・・左マント、ＭＲ・・右マット

Claims (1)

1. 【特許請求の範囲】 １、特定機能を持つ複数からなるサブチップが搭載され
   、各サブチップに設けられる各端子又は近接して配置さ
   れる２以上の同じ端子に共通に容量カット用のバッファ
   回路を設けるとともに、比較的長くされた配線を分割し
   て各分割点にドライバを設けることを特徴とする大規模
   半導体集積回路装置。 ２、上記各サブチップの端子には、プロービング用のパ
   ッドが設けられるものであることを特徴とする特許請求
   の範囲第１項記載の大規模半導体集積回路装置。 ３、半導体ウェハ上において回路が完成された後にプロ
   グラム可能な記憶手段によってスイッチ制御されるスイ
   ッチ回路を用い、メモリ回路に対してそのアクセスに必
   要なアドレス信号、データ及びクロックパルスの少なく
   とも１つの設定を可能にしたことを特徴とする大規模半
   導体集積回路装置。 ４、上記メモリ回路は、上記特許請求の範囲第１又は第
   ２項記載のサブチップであることを特徴とする大規模半
   導体集積回路装置。 ５、上記記憶手段はヒューズ手段からなり、その切断に
   より対応するアドレス信号、データ及びクロックパルス
   をメモリ回路に伝えるスイッチ回路がオン状態にされる
   ものであることを特徴とする特許請求の範囲第４項記載
   の大規模半導体集積回路装置。 ６、特定機能を持つ複数からなるサブチップが搭載され
   るとともに、各サブチップ内において同時に動作する回
   路ブロックを分散させ、その分散された回路ブロックに
   対応して電源供給線を設けたことを特徴とする大規模半
   導体集積回路装置。 ７、特許請求の範囲第６項記載のサブチップはメモリ回
   路であり、同時に動作させられる回路ブロックは、メモ
   リマットであることを特徴とする大規模半導体集積回路
   装置。 ８、共通化された信号伝達経路をアドレス信号とデータ
   とを時分割的に伝送するように用いてなるメモリ回路を
   備えてなることを特徴とする大規模半導体集積回路装置
   。 ９、上記共通化された信号伝達経路に結合されるメモリ
   回路はアドレス端子とデータ端子とを持つ上記サブチッ
   プを構成し、アドレス端子にはアドレスストローブ信号
   によって上記信号伝達経路から供給されるアドレス信号
   を取り込むラッチ回路が設けられるものであることを特
   徴とする特許請求の範囲第１又は第２項記載の大規模半
   導体集積回路装置。 １０、半導体ウェハ上において回路が完成された後にプ
   ログラム可能な記憶手段に記憶されたバス幅設定信号と
   アドレス信号との組み合わせによりスイッチ制御される
   スイッチ回路を用い、内蔵される１ないし複数からなる
   メモリ回路における複数からなるデータ端子と複数ビッ
   トからなるデータバスとの間を上記バス幅設定に従い選
   択的に接続する機能を設けたことを特徴とする大規模半
   導体集積回路装置。 １１、ワード線選択回路により同時に選択される少数の
   メモリセルが結合された第１のワード線と、多数のメモ
   リセルが結合される第２のワード線とを備え、上記第１
   のワード線に対応したメモリセルに記憶されたインディ
   ックス情報と外部から供給されるサーチ情報とを比較す
   る比較回路を設けて、上記両情報が一致した場合のみ第
   ２ワード線に結合されたメモリセルの記憶情報を読み出
   すようにしてなるメモリ回路を備えてなることを特徴と
   する大規模半導体集積回路装置。 １２、上記第２ワード線に結合されたメモリセルの記憶
   情報は、上記比較回路からの一致信号に従ってパラレル
   にラッチ回路に転送され、このラッチ回路を介してシリ
   アルに出力されるものであることを特徴とする特許請求
   の範囲第１１項記載の大規模半導体集積回路装置。 ３、上記ワード線選択回路は、上記比較回路の出力が不
   一致のときインクリメント動作を行うアドレスカウンタ
   回路により形成されるアドレス信号により選択動作を行
   うものであることを特徴とする特許請求の範囲第１１又
   は第１２項記載の大規模半導体集積回路装置。 １４、上記第１と第２のワード線を備えたメモリ回路は
   、上記のサブチップを構成するものであることを特徴と
   する特許請求の範囲第１又は第２項記載の大規模半導体
   集積回路装置。 １５、特定機能を持つ複数からなるサブチップと、各サ
   ブチップの動作試験用の信号を発生させると共にその良
   否判定を行う試験回路と、上記試験回路の良否結果を保
   持する記憶回路とを備えてなることを特徴とする大規模
   半導体集積回路装置。 １６、特許請求の範囲第１５項記載のサブチップはメモ
   リ回路を構成するものであり、各機能ブロック毎に上記
   試験結果を記憶するフラグが設けられるものであること
   を特徴とする大規模半導体集積回路装置。 １７、特許請求の範囲第１６項記載のメモリ回路におけ
   るワード線及びビット線選択回路は、単位のアドレス毎
   に上記良否試験結果を記憶するフラグが設けられるもの
   であることを特徴とする大規模半導体集積回路装置。 １８、特許請求の範囲第１７項記載のメモリ回路は、ワ
   ード線及びビット線選択回路毎に設けられたフラグに記
   憶された不良フラグにより不良ワード線及びビット線の
   選択動作をスキップさせる連続アクセス機能を持つもの
   であることを特徴とする大規模半導体集積回路装置。 １９、特定の機能を持つ複数からなるサブチップが搭載
   される大規模半導体集積回路装置において、上記サブチ
   ップを構成するメモリ回路に対してアドレス変換回路を
   設けて不良アドレスに対するアクセスを行わないようア
   ドレス変換してメモリセルアイレの選択動作を行わせる
   ようにしたことを特徴とする欠陥救済法。 ２０、特許請求の範囲第１９項記載のメモリセルアレイ
   は、複数ブロックに分割されるとともに、そのブロック
   を指定するアドレスに対してアドレス変換を行うもので
   あることを特徴とする欠陥救済法。 ２１、特定の機能を持つ複数からなるサブチップが搭載
   される大規模半導体集積回路装置において、アドレス情
   報に基づき上記サブチップを構成する複数からなるメモ
   リ回路のうち不良ビットが存在しないような組み合わせ
   のものを選んで選択的にデータ端子をデータバスに接続
   させて上記メモリ回路の総データ端子数より少ないビッ
   ト数からなるデータの記憶に用いるようにしてなること
   を特徴とする欠陥救済法。 ２２、特許請求の範囲第２１項記載のメモリ回路は、そ
   のアドレス空間が複数ブロックに分割されるものであり
   、そのブロックを指定するアドレス信号をデコードして
   データ端子とデータバスとを選択的に接続させるもので
   あることを特徴とする欠陥救済法。 ２３、特許請求の範囲第２１又は第２２項記載のメモリ
   回路には、不良アドレス記憶回路とアドレス比較回路を
   備え、不良アドレスに対するアクセスがあったときアド
   レス変換を行うものであることを特徴とする欠陥救済法
   。 ２４、特定機能を持つ複数からなるサブチップが搭載さ
   れる大規模半導体集積回路装置において、サブチップを
   構成するメモリ回路における複数からなるメモリマット
   のうち、直流不良が存在するメモリマットをスイッチ回
   路により電気的に切り離すようにしたことを特徴とする
   欠陥救済法。 ２５、特許請求の範囲第２４項記載のメモリ回路は、シ
   ェアードセンスアンプを持つダイナミック型ＲＡＭであ
   り、上記メモリマットを切り離す手段として、ビット線
   とセンスアンプとを選択的に接続させるスイッチＭＯＳ
   ＦＥＴを定常的にオフ状態にさせることによって行うも
   のであることを特徴とする欠陥救済法。 ２６、上記直流不良は、定常的に直流電流が流れる電流
   バスが形成されてしまうという不良であることを特徴と
   する特許請求の範囲第２４又は第２５項記載の欠陥救済
   法。