JPH02246148A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02246148A JPH02246148A JP1065845A JP6584589A JPH02246148A JP H02246148 A JPH02246148 A JP H02246148A JP 1065845 A JP1065845 A JP 1065845A JP 6584589 A JP6584589 A JP 6584589A JP H02246148 A JPH02246148 A JP H02246148A
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、混在型半導体集積回路装置に関し。
特に、バイポーラトランジスタ及び相補型ＭＩＳＦＥＴ
（ＣＭＯ８）を同一半導体基板上に集積化した混在型半
導体集積回路装置に適用して有効な技術に関するもので
ある。 〔従来の技術〕 バイポーラトランジスタ及び相補型ＭＩＳＦＥＴを同一
半導体基板上に集積する混在型半導体集積回路装置の開
発が行われている。この種の混在型半導体集積回路装置
は外部端子（ポンディングパッド）と入力段回路との間
に静電気破壊防止回路を挿入している。 静電気破壊防止回路は、通常、抵抗素子とクランプ用Ｍ
ＩＳＦＥＴとで構成されている。抵抗素子はｐ型半導体
基板（実際にはウェル領域）の主面部に形成されたｎ型
半導体領域（拡散層抵抗）で構成されている。抵抗素子
は、一端側が外部端子に直接々続され、他端側がクラン
プ用Ｍ Ｉ Ｓ ＦＥＴのドレイン領域を介在させて入
力段回路に接続されている。抵抗素子は外部端子に入力
される静電気破壊を生じる過大電流（過渡電流）をなま
らせ或はブレークダウン（可逆性破壊）により半導体基
板側に吸収するように構成されている。後者のブレーク
ダウンは前記抵抗素子であるｎ型半導体領域とｐ型半導
体基板とのｐｎ接合部で形成されるダイオード素子で行
われる。クランプ用ＭＩＳＦＥＴはｎチャネルで構成さ
れ、そのドレイン領域は前記抵抗素子の他端側に一体に
構成されている。 クランプ用ＭＩＳＦＥＴのソース領域、ゲート電極の夫
々は基準電位例えばＯ［Ｖ］に接続されている。クラン
プ用ＭＩＳＦＥＴはサーフェイスブレークダウン或はツ
ェナブレークダウンによって前記抵抗素子を通過した過
大電流を半導体基板側に吸収するように構成されている
。クランプ用ＭＩＳＦＥＴの前述の夫々のブレークダウ
ン電圧（接合耐圧）は入力段回路の相補型ＭＩＳＦＥＴ
のゲート絶縁膜の絶縁耐圧に比べて低く構成されている
。 このように構成される静電気破壊防止回路は、外部端子
に入力される過大電流を前記抵抗素子でなまらせかつク
ランプ用ＭＩＳＦＥＴでクランプし、入力段回路のゲー
ト絶縁膜の破壊（静電気破壊）を防止できるように構成
されている。また、前記静電気破壊防止回路は、抵抗素
子、クランプ用ＭＩＳＦＥＴの夫々を内部回路等のＭＩ
ＳＦＥＴと同一製造工程で形成することができるので、
混在型半導体集積回路装置の製造工程数を低減すること
ができる特徴がある。 公知技術ではないが、本発明者が開発中の混在型半導体
集積回路装置は、比例縮小則に従い高集積化がなされ、
０．８［μｍコ製造プロセスを採用している。 ０．
８［μｍｌｌｍｌｌ上スは、最小加工寸法例えばＭＩＳ
ＦＥＴのゲート電極のゲート長寸法や配線の幅寸法が０
．８［μｍ］で形成できる製造プロセスである。このよ
うな製造プロセスを採用すると、内部回路や入力段回路
のＭＩＳＦＥＴのゲート絶縁膜は前述の比例縮小則に従
い約２０［ｎｍ］程度の薄膜で形成される。この薄膜化
されたゲート絶縁膜の絶縁耐圧は約１９１：Ｖ］径程度
ある。一方、静電気破壊防止回路の抵抗素子やクランプ
用ＭＩＳＦＥＴのドレイン領域等を形成するｎ型半導体
領域やｐ型半導体基板の不純物濃度は、寄生容量の増加
を低減したり、製造工程数を増加する等のために、比例
縮小則に反して高くしていない、これは、抵抗素子やク
ランプ用ＭＩＳＦＥＴのドレイン領域（高不純物濃度）
と半導体基板（低不純物濃度）とのｐｎ接合耐圧（ブレ
ークダウン電圧）が高集積化に従って実質的に変化して
いないことを意味する。このｐｎ接合耐圧は約２０［Ｖ
］径程度ある。つまり、入力段回路の相補型ＭＩＳＦＥ
Ｔのゲート絶縁膜の絶縁耐圧が静電気破壊防止回路の抵
抗素子やクランプ用ＭＩＳＦＥＴの接合耐圧に比べて小
さくなる。このため、外部端子に過大電流が入力した場
合、静電気破壊防止回路で過大電流を吸収する前に入力
段回路が静電気破壊を生じるという事実が多発した。 そこで、本発明者は、先に出願した特願昭６３−１３６
１００号に記載される技術を採用し、混在型半導体集積
回路装置の静電気破壊耐圧を向上している。この技術は
、静電気破壊防止回路の抵抗素子、クランプ用ＭＩＳＦ
ＥＴのドレイン領域の夫々を高不純物濃度のｎ型半導体
領域で構成し。 このｎ型半導体領域の底面を高不純物濃度の埋込型のｐ
型半導体領域に接触させる技術である。前記高不純物濃
度のｎ型半導体領域は、縦型構造のｎｐｎ型バイポーラ
トランジスタの埋込型コレクタ領域から半導体基板の表
面にコレクタ電位を引き上げるコレクタ電位引上用半導
体領域と同一製造工程で形成されている。また、前記高
不純物濃度の埋込型のｐ型半導体領域は、前記バイポー
ラトランジスタの周囲を規定する素子分離領域の埋込型
のｐ型半導体領域と同一製造工程で形成されている。つ
まり、この静電気破壊防止回路は、前記高不純物濃度の
ｎ型半導体領域及び高不純物濃度のｐ型半導体領域でダ
イオード素子を構成し。 ｐｎ接合耐圧（ブレークダウン電圧）を低くしている。 このｐｎ接合耐圧は約１０〜１６［Ｖ］径程度ある。し
たがって１本発明者が開発中の混在型半導体集積回路装
置に搭載された静電気破壊防止回路は、入力段回路の静
電気破壊が生じる前に、過大電流を半導体基板側に吸収
することができるので、静電気破壊耐圧を向上すること
ができる。 〔発明が解決しようとする課題〕 本発明者は、前述の開発中の混在型半導体集積回路装置
の静電気破壊耐圧験の結果、次の新たなる問題点が生じ
ることを見出した。 前記静電気破壊防止回路は、静電気破壊を生じる過大電
流を前記ダイオード素子で吸収することができ、入力段
回路の静電気破壊を防止することができた。ところが、
前記過大電流が前記ダイオード素子に集中するので、こ
のダイオード素子つまりｐｎ接合部が熱破壊（永久破壊
）を生じる。このため、静電気破壊防止回路の静電気破
壊耐圧で混在型半導体集積回路装置の静電気破壊耐圧が
律則され、この静電気破壊耐圧が低下するという問題点
があった。 本発明の目的は、下記のとおりである。 （１）静電気破壊防止回路を有する混在型半導体集積回
路装置の静電気破壊耐圧を向上することが可能な技術を
提供することにある。 （２）前記（１）の目的を達成すると共に、前記混在型
半導体集積回路装置の製造工程数を低減することが可能
な技術を提供することにある。 （３）前記混在型半導体集積回路装置の電気的信頼性を
向上することが可能な技術を提供することにある。 （４）前記混在型半導体集積回路装置の動作速度の高速
化を図ることが可能な技術を提供することにある。 （５）前記混在型半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。 （６）前記混在型半導体集積回路装置のバイポーラトラ
ンジスタの高耐圧化を図ることが可能な技術を提供する
ことにある。 の前記混在型半導体集積回路装置の低消費電力化を図る
ことが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 （課題を解決するための手段） 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）層間絶縁膜に形成されたエミッタ開口を通して、
バイポーラトランジスタのエミッタ領域の主面に配線を
接続する半導体集積回路装置において、前記バイポーラ
トランジスタのエミッタ領域を、ベース領域の前記エミ
ッタ開口で規定された領域内の主面部にアンチモンを導
入し活性化することにより構成する。前記配線はアルミ
ニウム配線又はアルミニウム合金配線で構成される。 （２）バイポーラトランジスタ及びＭＩＳＦＥＴを同一
半導体基板に形成する半導体集積回路装置において、前
記バイポーラトランジスタのエミッタ領域、前記ＭＩＳ
ＦＥＴのソース領域及びドレイン領域の夫々を同一工程
でイオン打込法で不純物を導入し活性化することにより
構成し、このエミッタ領域、ソース領域及びドレイン領
域の夫々に、同一工程で形成されたバリアメタル層を介
在させてアルミニウム配線又はアルミニウム合金配線を
接続する。前記バリアメタル層は、遷移金属窒化膜又は
遷移金属シリサイド膜で形成される。 （３）外部端子とそれに直接々続される入力段回路との
間に静電気破壊防止回路を有する。相補型ＭＩＳＦＥＴ
及びバイポーラトランジスタを有する半導体集積回路装
置において、前記静電気破壊防止回路を、半導体基板の
主面部に前記相補型ＭＩＳＦＥＴのウェル領域と同一層
で形成された低不純物濃度の第１導電型の第１半導体領
域、及びこの第１半導体領域の主面部に前記相補型ＭＩ
ＳＦＥＴのソース領域及びドレイン領域と同一層で形成
された高不純物濃度の第２導電型の第２半導体領域で構
成された第１ダイオード素子と、前記半導体基板中に埋
込まれた前記バイポーラトランジスタの分離領域と同一
層で形成された埋込型の高不純物濃度の第１導電型の第
３半導体領域、及び前記半導体基板の主面部に前記第３
半導体領域に底面を接触させて設けられた前記バイポー
ラトランジスタの埋込型コレクタ領域の電位引上用半導
体領域と同一層で形成された高不純物濃度の第２導電型
の第４半導体領域で形成された第２ダイオード素子とを
、前記外部端子から入力段回路に向って順次並列に配列
して構成する。 （４）外部端子とそれに直接々続される入力段回路との
間に静電気破壊防止回路を有する、相補型ＭＩＳＦＥＴ
及びバイポーラトランジスタを有する半導体集積回路装
置において、前記静電気破壊防止回路を、半導体基板中
に埋込まれた前記バイポーラトランジスタの分離領域と
同一層で形成された埋込型の高不純物濃度の第１＠電型
の第３半導体領域、及び前記半導体基板の主面部に前記
第３半導体領域に底面を接触させて設けられた前記相補
型ＭＩＳＦＥＴのウェル領域と同一層で形成された低不
純物濃度の第２導電型の第５半導体領域で形成された第
３ダイオード素子と、前記第３半導体領域、及び前記半
導体基板の主面部に前記第３半導体領域に底面を接触さ
せて設けられた前記バイポーラトランジスタの埋込型コ
レクタ領域の電位引上用半導体領域と同一層で形成され
た高不純物濃度の第２導電型の第４半導体領域で形成さ
れた第２ダイオード素子とを、前記外部端子から入力段
回路に向って順次並列に配列して構成する。 （５）前記（３）又は（４）の静電気破壊防止回路は、
前記第３、第１、第２ダイオード素子の夫々を外部端子
から入力段回路に向って順次並列に配置して構成される
。 （６）前記（３）乃至（５）の夫々の静電気破壊防止回
路はクランプ用ＭＩＳＦＥＴを有しており、このクラン
プ用ＭＩＳＦＥＴのソース領域は、前記第２ダイオード
素子の第２導電型の第４半導体領域又は前記第１ダイオ
ード素子の第２導電型の第２半導体領域と同一層で形成
される。 の前記（６）の静電気破壊防止回路のクランプ用ＭＩＳ
ＦＥＴのドレイン領域とゲート電極との間にはゲート絶
縁膜に比べて厚い膜厚の絶縁膜を設ける。 （８）真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順′次配置したバイポーラトランジス
タと、前記真性コレクタ領域、埋込型コレクタ領域の夫
々と同一層でかつ同一導電型で形成されるウェル領域、
埋込型半導体領域の夫々を基板の深さ方向に順次配置し
た領域に形成されるＭＩＳＦＥＴとを有する半導体集積
回路装置において、前記ＭＩＳＦＥＴを形成するウェル
領域の基板表面からの深さを、前記バイポーラトランジ
スタの真性コレクタ領域の基板表面からの深さに比べて
浅く構成する。 （９）真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順次配置したバイポーラトランジスタ
と、前記真性コレクタ領域、埋込型コレクタ領域の夫々
と同一層でかつ同一導電型で形成されるウェル領域、埋
込型半導体領域の夫々を基板の深さ方向に順次配置した
領域に形成されるＭＩＳＦＥＴとを有する半導体集積回
路装置の製造方法において、基板のバイポーラトランジ
スタの形成領域の主面部に第１不純物を導入すると共に
、基板のＭＩＳＦＥＴの形成領域の主面部に前記第１不
純物及びこの第１不純物と同一導電型でそれに比べて拡
散速度が速い第２不純物を導入する工程と、前記基板の
主面上にエピタキシャル層を成長し、前記バイポーラト
ランジスタの形成領域に前記第１不純物を拡散して前記
埋込型コレクタ領域を形成すると共に、前記ＭＩＳＦＥ
Ｔの形成領域に前記第１不純物及び第２不純物を拡散し
て前記埋込型半導体領域を形成する工程と、前記エピタ
キシャル層のバイポーラトランジスタの形成領域の主面
部に前記真性コレクタ領域を形成すると共に、前記エピ
タキシャル層のＭＩＳＦＥＴの形成領域の主面部に前記
ウェル領域を形成する工程とを備える。 （１０）基板の非活性領域の主面に形成されるチャネル
ストッパ領域及び素子間分離用絶縁膜で周囲を規定され
た活性領域の主面にＭＩＳＦＥＴを構成する半導体集積
回路装置において、前記チャネルストッパ領域と前記素
子間分離用絶縁膜との境界部分での前記チャネルストッ
パ領域の不純物濃度を、前記チャネルストッパ領域を形
成する不純物が前記素子間分離用絶縁膜中に取り込まれ
る不純物濃度に比べて高く構成する。 （１１）ウェル領域の下部にそれと同一導電型でかつそ
れに比べて不純物濃度の高い埋込型半導体領域を設け、
前記ウェル領域の主面部に形成されたＭＩＳＦＥＴのソ
ース領域及びドレイン領域である第１半導体領域に層間
絶縁膜に形成された接続孔を通して配線が接続された半
導体集積回路装置において、前記ウェル領域の第１領域
の主面部に形成された第１ＭＩＳＦＥＴの第１半導体領
域に配線を接続すると共に、前記ウェル領域の前記第１
領域と異なる第２領域の主面部に形成された第２ＭＩＳ
ＦＥＴの第１半導体領域に、前記接続孔で規定された領
域内に前記第１半導体領域と同一導電型の不純物を導入
して形成された、前記第１半導体領域に比べて深い接合
深さを有する第２半導体領域を介在させて配線を接続す
る。 （１２）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路でメモリセルを構成するＤＲＡＭ、
バイポーラトランジスタの夫々を同一半導体基板に構成
する半導体集積回路装置において、前記ＤＲＡＭのメモ
リセルの情報蓄積用容量素子を、前記半導体基板の主面
からその深さ方向に向って形成された細溝内に構成し、
前記バイポーラトランジスタの周囲を規定する分離領域
を、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子を
形成する細溝と同一工程で形成された細溝で構成する。 前記ＤＲＡＭのメモリセルの情報蓄積用容量素子は、前
記細溝内に下層電極層、誘電体膜、上層電極層の夫々を
順次積層したスタックド構造で構成される。 （１３）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路で構成されたメモリセルをウェル領
域の主面に配列するＤＲＡＭを備えた半導体集積回路装
置において、前記ＤＲＡＭのメモリセルが配列されたウ
ェル領域の下部にそれと同一導電型でかつそれに比べて
不純物濃度が高い埋込型半導体領域を設け、この埋込型
半導体領域を介在させて前記ウェル領域にウェル電位を
供給する。 （１４）バイポーラトランジスタのエミッタ領域に、層
間絶縁膜に形成されたエミッタ開口を通して前記層間絶
縁膜上を延在するアルミニウム配線又はその合金配線を
接続する半導体集積回路装置において、前記層間絶縁膜
に形成されたエミッタ開口内に遷移金属膜又は、遷移金
属シリサイド膜を埋込み、この埋込まれた遷移金属膜又
は遷移金属シリサイド膜を介在させ、前記バイポーラト
ランジスタのエミッタ領域と前記アルミニウム配線又は
アルミニウム合金配線とを接続する。 （１５）真性コレクタ領域、埋込型コレクタ領域の夫々
を基板の深さ方向に順次配置したバイポーラトランジス
タと、前記真性コレクタ領域、埋込型コレクタ領域の夫
々と同一層でかつ同一導電型で形成されるウェル領域、
埋込型半導体領域の夫々を基板の深さ方向に順次配置し
た領域に形成されるＭＩＳＦＥＴとを有する半・導体集
積回路装置において、前記バイポーラトランジスタの真
性コレクタ領域の基板表面からの深さを、前記ＭＩＳＦ
ＥＴを形成するウェル領域の基板表面からの深さに比べ
て浅く構成する。 （１６）メモリセル選択用ＭＩＳＦＥＴとスタックド構
造の情報蓄積用容量素子との直列回路でメモリセルを構
成し、前記スタックド構造の情報蓄積用容量素子の上層
電極層上に層間絶縁膜を介在させて延在する相補性デー
タ線を前記メモリセルのメモリセル選択用ＭＩＳＦＥＴ
の一方の半導体領域に接続するＤＲＡＭを備えた半導体
集積回路装置において、前記相補性データ線の配線幅寸
法を、前記相補性データ線とその下層のスタックド構造
の情報蓄積用容量素子の上層電極層との間の層間絶縁膜
の膜厚よりも小さく構成する。 （１７）前記（１６）のＤＲＡＭの周辺回路に延在する
、前記相補性データ線と同一導電層で形成された信号配
線の配線幅寸法を１、その下層の層間絶縁膜の膜厚より
も大きく構成する。 （１８）前記（１６）のＤＲＡＭの電源用外部端子から
引き出された分岐する前までの前記相補性データ線と同
一導電層で形成された電源配線の配線幅寸法を、その下
層の層間絶縁膜の膜厚よりも大きく構成する。 （１９）エミッタ領域、ベース領域、コレクタ領域の夫
々を順次基板の表面から深さ方向に向って配置した縦型
構造のバイポーラトランジスタを有する半導体集積回路
装置において、前記コレクタ領域の前記エミッタ領域の
直下部分を他のコレクタ領域に比べて高不純物濃度で構
成する。 （２０）前記（１９）のコレクタ領域のエミッタ領域の
直下部分の高不純物濃度の領域は、前記エミッタ領域を
規定するエミッタ開口に規定された領域内において、コ
レクタ領域に不純物を導入することにより形成する。
（ＣＭＯ８）を同一半導体基板上に集積化した混在型半
導体集積回路装置に適用して有効な技術に関するもので
ある。 〔従来の技術〕 バイポーラトランジスタ及び相補型ＭＩＳＦＥＴを同一
半導体基板上に集積する混在型半導体集積回路装置の開
発が行われている。この種の混在型半導体集積回路装置
は外部端子（ポンディングパッド）と入力段回路との間
に静電気破壊防止回路を挿入している。 静電気破壊防止回路は、通常、抵抗素子とクランプ用Ｍ
ＩＳＦＥＴとで構成されている。抵抗素子はｐ型半導体
基板（実際にはウェル領域）の主面部に形成されたｎ型
半導体領域（拡散層抵抗）で構成されている。抵抗素子
は、一端側が外部端子に直接々続され、他端側がクラン
プ用Ｍ Ｉ Ｓ ＦＥＴのドレイン領域を介在させて入
力段回路に接続されている。抵抗素子は外部端子に入力
される静電気破壊を生じる過大電流（過渡電流）をなま
らせ或はブレークダウン（可逆性破壊）により半導体基
板側に吸収するように構成されている。後者のブレーク
ダウンは前記抵抗素子であるｎ型半導体領域とｐ型半導
体基板とのｐｎ接合部で形成されるダイオード素子で行
われる。クランプ用ＭＩＳＦＥＴはｎチャネルで構成さ
れ、そのドレイン領域は前記抵抗素子の他端側に一体に
構成されている。 クランプ用ＭＩＳＦＥＴのソース領域、ゲート電極の夫
々は基準電位例えばＯ［Ｖ］に接続されている。クラン
プ用ＭＩＳＦＥＴはサーフェイスブレークダウン或はツ
ェナブレークダウンによって前記抵抗素子を通過した過
大電流を半導体基板側に吸収するように構成されている
。クランプ用ＭＩＳＦＥＴの前述の夫々のブレークダウ
ン電圧（接合耐圧）は入力段回路の相補型ＭＩＳＦＥＴ
のゲート絶縁膜の絶縁耐圧に比べて低く構成されている
。 このように構成される静電気破壊防止回路は、外部端子
に入力される過大電流を前記抵抗素子でなまらせかつク
ランプ用ＭＩＳＦＥＴでクランプし、入力段回路のゲー
ト絶縁膜の破壊（静電気破壊）を防止できるように構成
されている。また、前記静電気破壊防止回路は、抵抗素
子、クランプ用ＭＩＳＦＥＴの夫々を内部回路等のＭＩ
ＳＦＥＴと同一製造工程で形成することができるので、
混在型半導体集積回路装置の製造工程数を低減すること
ができる特徴がある。 公知技術ではないが、本発明者が開発中の混在型半導体
集積回路装置は、比例縮小則に従い高集積化がなされ、
０．８［μｍコ製造プロセスを採用している。 ０．
８［μｍｌｌｍｌｌ上スは、最小加工寸法例えばＭＩＳ
ＦＥＴのゲート電極のゲート長寸法や配線の幅寸法が０
．８［μｍ］で形成できる製造プロセスである。このよ
うな製造プロセスを採用すると、内部回路や入力段回路
のＭＩＳＦＥＴのゲート絶縁膜は前述の比例縮小則に従
い約２０［ｎｍ］程度の薄膜で形成される。この薄膜化
されたゲート絶縁膜の絶縁耐圧は約１９１：Ｖ］径程度
ある。一方、静電気破壊防止回路の抵抗素子やクランプ
用ＭＩＳＦＥＴのドレイン領域等を形成するｎ型半導体
領域やｐ型半導体基板の不純物濃度は、寄生容量の増加
を低減したり、製造工程数を増加する等のために、比例
縮小則に反して高くしていない、これは、抵抗素子やク
ランプ用ＭＩＳＦＥＴのドレイン領域（高不純物濃度）
と半導体基板（低不純物濃度）とのｐｎ接合耐圧（ブレ
ークダウン電圧）が高集積化に従って実質的に変化して
いないことを意味する。このｐｎ接合耐圧は約２０［Ｖ
］径程度ある。つまり、入力段回路の相補型ＭＩＳＦＥ
Ｔのゲート絶縁膜の絶縁耐圧が静電気破壊防止回路の抵
抗素子やクランプ用ＭＩＳＦＥＴの接合耐圧に比べて小
さくなる。このため、外部端子に過大電流が入力した場
合、静電気破壊防止回路で過大電流を吸収する前に入力
段回路が静電気破壊を生じるという事実が多発した。 そこで、本発明者は、先に出願した特願昭６３−１３６
１００号に記載される技術を採用し、混在型半導体集積
回路装置の静電気破壊耐圧を向上している。この技術は
、静電気破壊防止回路の抵抗素子、クランプ用ＭＩＳＦ
ＥＴのドレイン領域の夫々を高不純物濃度のｎ型半導体
領域で構成し。 このｎ型半導体領域の底面を高不純物濃度の埋込型のｐ
型半導体領域に接触させる技術である。前記高不純物濃
度のｎ型半導体領域は、縦型構造のｎｐｎ型バイポーラ
トランジスタの埋込型コレクタ領域から半導体基板の表
面にコレクタ電位を引き上げるコレクタ電位引上用半導
体領域と同一製造工程で形成されている。また、前記高
不純物濃度の埋込型のｐ型半導体領域は、前記バイポー
ラトランジスタの周囲を規定する素子分離領域の埋込型
のｐ型半導体領域と同一製造工程で形成されている。つ
まり、この静電気破壊防止回路は、前記高不純物濃度の
ｎ型半導体領域及び高不純物濃度のｐ型半導体領域でダ
イオード素子を構成し。 ｐｎ接合耐圧（ブレークダウン電圧）を低くしている。 このｐｎ接合耐圧は約１０〜１６［Ｖ］径程度ある。し
たがって１本発明者が開発中の混在型半導体集積回路装
置に搭載された静電気破壊防止回路は、入力段回路の静
電気破壊が生じる前に、過大電流を半導体基板側に吸収
することができるので、静電気破壊耐圧を向上すること
ができる。 〔発明が解決しようとする課題〕 本発明者は、前述の開発中の混在型半導体集積回路装置
の静電気破壊耐圧験の結果、次の新たなる問題点が生じ
ることを見出した。 前記静電気破壊防止回路は、静電気破壊を生じる過大電
流を前記ダイオード素子で吸収することができ、入力段
回路の静電気破壊を防止することができた。ところが、
前記過大電流が前記ダイオード素子に集中するので、こ
のダイオード素子つまりｐｎ接合部が熱破壊（永久破壊
）を生じる。このため、静電気破壊防止回路の静電気破
壊耐圧で混在型半導体集積回路装置の静電気破壊耐圧が
律則され、この静電気破壊耐圧が低下するという問題点
があった。 本発明の目的は、下記のとおりである。 （１）静電気破壊防止回路を有する混在型半導体集積回
路装置の静電気破壊耐圧を向上することが可能な技術を
提供することにある。 （２）前記（１）の目的を達成すると共に、前記混在型
半導体集積回路装置の製造工程数を低減することが可能
な技術を提供することにある。 （３）前記混在型半導体集積回路装置の電気的信頼性を
向上することが可能な技術を提供することにある。 （４）前記混在型半導体集積回路装置の動作速度の高速
化を図ることが可能な技術を提供することにある。 （５）前記混在型半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。 （６）前記混在型半導体集積回路装置のバイポーラトラ
ンジスタの高耐圧化を図ることが可能な技術を提供する
ことにある。 の前記混在型半導体集積回路装置の低消費電力化を図る
ことが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 （課題を解決するための手段） 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）層間絶縁膜に形成されたエミッタ開口を通して、
バイポーラトランジスタのエミッタ領域の主面に配線を
接続する半導体集積回路装置において、前記バイポーラ
トランジスタのエミッタ領域を、ベース領域の前記エミ
ッタ開口で規定された領域内の主面部にアンチモンを導
入し活性化することにより構成する。前記配線はアルミ
ニウム配線又はアルミニウム合金配線で構成される。 （２）バイポーラトランジスタ及びＭＩＳＦＥＴを同一
半導体基板に形成する半導体集積回路装置において、前
記バイポーラトランジスタのエミッタ領域、前記ＭＩＳ
ＦＥＴのソース領域及びドレイン領域の夫々を同一工程
でイオン打込法で不純物を導入し活性化することにより
構成し、このエミッタ領域、ソース領域及びドレイン領
域の夫々に、同一工程で形成されたバリアメタル層を介
在させてアルミニウム配線又はアルミニウム合金配線を
接続する。前記バリアメタル層は、遷移金属窒化膜又は
遷移金属シリサイド膜で形成される。 （３）外部端子とそれに直接々続される入力段回路との
間に静電気破壊防止回路を有する。相補型ＭＩＳＦＥＴ
及びバイポーラトランジスタを有する半導体集積回路装
置において、前記静電気破壊防止回路を、半導体基板の
主面部に前記相補型ＭＩＳＦＥＴのウェル領域と同一層
で形成された低不純物濃度の第１導電型の第１半導体領
域、及びこの第１半導体領域の主面部に前記相補型ＭＩ
ＳＦＥＴのソース領域及びドレイン領域と同一層で形成
された高不純物濃度の第２導電型の第２半導体領域で構
成された第１ダイオード素子と、前記半導体基板中に埋
込まれた前記バイポーラトランジスタの分離領域と同一
層で形成された埋込型の高不純物濃度の第１導電型の第
３半導体領域、及び前記半導体基板の主面部に前記第３
半導体領域に底面を接触させて設けられた前記バイポー
ラトランジスタの埋込型コレクタ領域の電位引上用半導
体領域と同一層で形成された高不純物濃度の第２導電型
の第４半導体領域で形成された第２ダイオード素子とを
、前記外部端子から入力段回路に向って順次並列に配列
して構成する。 （４）外部端子とそれに直接々続される入力段回路との
間に静電気破壊防止回路を有する、相補型ＭＩＳＦＥＴ
及びバイポーラトランジスタを有する半導体集積回路装
置において、前記静電気破壊防止回路を、半導体基板中
に埋込まれた前記バイポーラトランジスタの分離領域と
同一層で形成された埋込型の高不純物濃度の第１＠電型
の第３半導体領域、及び前記半導体基板の主面部に前記
第３半導体領域に底面を接触させて設けられた前記相補
型ＭＩＳＦＥＴのウェル領域と同一層で形成された低不
純物濃度の第２導電型の第５半導体領域で形成された第
３ダイオード素子と、前記第３半導体領域、及び前記半
導体基板の主面部に前記第３半導体領域に底面を接触さ
せて設けられた前記バイポーラトランジスタの埋込型コ
レクタ領域の電位引上用半導体領域と同一層で形成され
た高不純物濃度の第２導電型の第４半導体領域で形成さ
れた第２ダイオード素子とを、前記外部端子から入力段
回路に向って順次並列に配列して構成する。 （５）前記（３）又は（４）の静電気破壊防止回路は、
前記第３、第１、第２ダイオード素子の夫々を外部端子
から入力段回路に向って順次並列に配置して構成される
。 （６）前記（３）乃至（５）の夫々の静電気破壊防止回
路はクランプ用ＭＩＳＦＥＴを有しており、このクラン
プ用ＭＩＳＦＥＴのソース領域は、前記第２ダイオード
素子の第２導電型の第４半導体領域又は前記第１ダイオ
ード素子の第２導電型の第２半導体領域と同一層で形成
される。 の前記（６）の静電気破壊防止回路のクランプ用ＭＩＳ
ＦＥＴのドレイン領域とゲート電極との間にはゲート絶
縁膜に比べて厚い膜厚の絶縁膜を設ける。 （８）真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順′次配置したバイポーラトランジス
タと、前記真性コレクタ領域、埋込型コレクタ領域の夫
々と同一層でかつ同一導電型で形成されるウェル領域、
埋込型半導体領域の夫々を基板の深さ方向に順次配置し
た領域に形成されるＭＩＳＦＥＴとを有する半導体集積
回路装置において、前記ＭＩＳＦＥＴを形成するウェル
領域の基板表面からの深さを、前記バイポーラトランジ
スタの真性コレクタ領域の基板表面からの深さに比べて
浅く構成する。 （９）真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順次配置したバイポーラトランジスタ
と、前記真性コレクタ領域、埋込型コレクタ領域の夫々
と同一層でかつ同一導電型で形成されるウェル領域、埋
込型半導体領域の夫々を基板の深さ方向に順次配置した
領域に形成されるＭＩＳＦＥＴとを有する半導体集積回
路装置の製造方法において、基板のバイポーラトランジ
スタの形成領域の主面部に第１不純物を導入すると共に
、基板のＭＩＳＦＥＴの形成領域の主面部に前記第１不
純物及びこの第１不純物と同一導電型でそれに比べて拡
散速度が速い第２不純物を導入する工程と、前記基板の
主面上にエピタキシャル層を成長し、前記バイポーラト
ランジスタの形成領域に前記第１不純物を拡散して前記
埋込型コレクタ領域を形成すると共に、前記ＭＩＳＦＥ
Ｔの形成領域に前記第１不純物及び第２不純物を拡散し
て前記埋込型半導体領域を形成する工程と、前記エピタ
キシャル層のバイポーラトランジスタの形成領域の主面
部に前記真性コレクタ領域を形成すると共に、前記エピ
タキシャル層のＭＩＳＦＥＴの形成領域の主面部に前記
ウェル領域を形成する工程とを備える。 （１０）基板の非活性領域の主面に形成されるチャネル
ストッパ領域及び素子間分離用絶縁膜で周囲を規定され
た活性領域の主面にＭＩＳＦＥＴを構成する半導体集積
回路装置において、前記チャネルストッパ領域と前記素
子間分離用絶縁膜との境界部分での前記チャネルストッ
パ領域の不純物濃度を、前記チャネルストッパ領域を形
成する不純物が前記素子間分離用絶縁膜中に取り込まれ
る不純物濃度に比べて高く構成する。 （１１）ウェル領域の下部にそれと同一導電型でかつそ
れに比べて不純物濃度の高い埋込型半導体領域を設け、
前記ウェル領域の主面部に形成されたＭＩＳＦＥＴのソ
ース領域及びドレイン領域である第１半導体領域に層間
絶縁膜に形成された接続孔を通して配線が接続された半
導体集積回路装置において、前記ウェル領域の第１領域
の主面部に形成された第１ＭＩＳＦＥＴの第１半導体領
域に配線を接続すると共に、前記ウェル領域の前記第１
領域と異なる第２領域の主面部に形成された第２ＭＩＳ
ＦＥＴの第１半導体領域に、前記接続孔で規定された領
域内に前記第１半導体領域と同一導電型の不純物を導入
して形成された、前記第１半導体領域に比べて深い接合
深さを有する第２半導体領域を介在させて配線を接続す
る。 （１２）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路でメモリセルを構成するＤＲＡＭ、
バイポーラトランジスタの夫々を同一半導体基板に構成
する半導体集積回路装置において、前記ＤＲＡＭのメモ
リセルの情報蓄積用容量素子を、前記半導体基板の主面
からその深さ方向に向って形成された細溝内に構成し、
前記バイポーラトランジスタの周囲を規定する分離領域
を、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子を
形成する細溝と同一工程で形成された細溝で構成する。 前記ＤＲＡＭのメモリセルの情報蓄積用容量素子は、前
記細溝内に下層電極層、誘電体膜、上層電極層の夫々を
順次積層したスタックド構造で構成される。 （１３）メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容
量素子との直列回路で構成されたメモリセルをウェル領
域の主面に配列するＤＲＡＭを備えた半導体集積回路装
置において、前記ＤＲＡＭのメモリセルが配列されたウ
ェル領域の下部にそれと同一導電型でかつそれに比べて
不純物濃度が高い埋込型半導体領域を設け、この埋込型
半導体領域を介在させて前記ウェル領域にウェル電位を
供給する。 （１４）バイポーラトランジスタのエミッタ領域に、層
間絶縁膜に形成されたエミッタ開口を通して前記層間絶
縁膜上を延在するアルミニウム配線又はその合金配線を
接続する半導体集積回路装置において、前記層間絶縁膜
に形成されたエミッタ開口内に遷移金属膜又は、遷移金
属シリサイド膜を埋込み、この埋込まれた遷移金属膜又
は遷移金属シリサイド膜を介在させ、前記バイポーラト
ランジスタのエミッタ領域と前記アルミニウム配線又は
アルミニウム合金配線とを接続する。 （１５）真性コレクタ領域、埋込型コレクタ領域の夫々
を基板の深さ方向に順次配置したバイポーラトランジス
タと、前記真性コレクタ領域、埋込型コレクタ領域の夫
々と同一層でかつ同一導電型で形成されるウェル領域、
埋込型半導体領域の夫々を基板の深さ方向に順次配置し
た領域に形成されるＭＩＳＦＥＴとを有する半・導体集
積回路装置において、前記バイポーラトランジスタの真
性コレクタ領域の基板表面からの深さを、前記ＭＩＳＦ
ＥＴを形成するウェル領域の基板表面からの深さに比べ
て浅く構成する。 （１６）メモリセル選択用ＭＩＳＦＥＴとスタックド構
造の情報蓄積用容量素子との直列回路でメモリセルを構
成し、前記スタックド構造の情報蓄積用容量素子の上層
電極層上に層間絶縁膜を介在させて延在する相補性デー
タ線を前記メモリセルのメモリセル選択用ＭＩＳＦＥＴ
の一方の半導体領域に接続するＤＲＡＭを備えた半導体
集積回路装置において、前記相補性データ線の配線幅寸
法を、前記相補性データ線とその下層のスタックド構造
の情報蓄積用容量素子の上層電極層との間の層間絶縁膜
の膜厚よりも小さく構成する。 （１７）前記（１６）のＤＲＡＭの周辺回路に延在する
、前記相補性データ線と同一導電層で形成された信号配
線の配線幅寸法を１、その下層の層間絶縁膜の膜厚より
も大きく構成する。 （１８）前記（１６）のＤＲＡＭの電源用外部端子から
引き出された分岐する前までの前記相補性データ線と同
一導電層で形成された電源配線の配線幅寸法を、その下
層の層間絶縁膜の膜厚よりも大きく構成する。 （１９）エミッタ領域、ベース領域、コレクタ領域の夫
々を順次基板の表面から深さ方向に向って配置した縦型
構造のバイポーラトランジスタを有する半導体集積回路
装置において、前記コレクタ領域の前記エミッタ領域の
直下部分を他のコレクタ領域に比べて高不純物濃度で構
成する。 （２０）前記（１９）のコレクタ領域のエミッタ領域の
直下部分の高不純物濃度の領域は、前記エミッタ領域を
規定するエミッタ開口に規定された領域内において、コ
レクタ領域に不純物を導入することにより形成する。
上述した手段（１）によれば、前記エミッタ領域の横方
向の拡散量がヒ素に比べて大きく、前記配線の形成前に
行われる前洗浄でエミッタ開口のサイズが増加しても、
前記ベース領域と前記配線との短絡を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができると共に、前記エミッタ領域の横方向、縦
方向の夫々の拡散量がリンに比べて小さく、前記エミッ
タ領域、ベース領域、コレクタ領域の夫々の接合深さを
浅くすることができるので、前記エミッタ領域、コレク
タ領域の夫々の間の電流の走行距離を短くし、半導体集
積回路装置の動作速度の高速化を図ることができる。ま
た、前記エミッタ領域とベース領域との間、ベース領域
とコレクタ領域との間の夫々のｐｎ接合面積を低減し、
寄生容量を低減することができるので、より半導体集積
回路装置の動作速度の高速化を図ることができる。 また、前記エミッタ領域、ベース領域、コレクタ領域の
夫々の接合深さを浅くし、バイポーラトランジスタの占
有面積を縮小することができるので、半導体集積回路装
置の集積度を向上することができる。 上述した手段（２）によれば、前記バイポーラトランジ
スタのエミッタ領域、バリアメタル層、配線の夫々を形
成する工程をＭＩＳＦＥＴのソース領域及びドレイン領
域、バリアメタル層、配線の夫々を形成する工程で兼用
することができるので、半導体集積回路装置の製造工程
数を低減することができると共に、前記エミッタ領域を
イオン打込法による不純物の導入で形成し、熱拡散法に
よる不純物の導入（ポリシリコンエミッタ法）に比べて
不純物濃度の制御性を向上することができるので、前記
バイポーラトランジスタのエミッタ接地電流増幅率（ｈ
□）のばらつきを低減し、半導体集積回路装置の電気的
信頼性を向上することができると共に、前記エミッタ領
域、ソース領域及びドレイン領域の夫々と配線との合金
化反応を防止し、アロイスパイク現象を防止することが
できるので、半導体集積回路装置の電気的信頼性をより
向上することができる。 上述した手段（３）によれば、前記外部端子に入力され
る過大電流を前記第１、第２ダイオード素子の夫々で段
階的に低減し、しかも前記第２ダイオード素子のｐｎ接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第１、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型ＭＩＳＦＥＴの夫々を形成する工程で
兼用することができるので、この静電気破壊防止回路を
形成する工程に相当する分。 半導体集積回路装置の製造工程数を低減することができ
る。 上述した手段（４）によれば、前記外部端子に入力され
る過大電流を前記第３．第２ダイオード素子の夫々で段
階的に低減し、しかも前記第２ダイオード素子のｐｎ接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第３゜
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型ＭＩＳＦＥＴの夫々を形成する工程で
兼用することができるので、この静電気破壊防止回路を
形成する工程に相当する分、半導体集積回路装置の製造
工程数を低減することができる。 上述した手段（５）によれば、前記外部端子に入力され
る過大電流を前記第３、第１、第２ダイオード素子の夫
々の３段階で低減することができるので、前記静電気破
壊防止回路の静電気破壊耐圧をより向上することができ
る。 上述した手段（６）によれば、前記クランプ用ＭＩＳＦ
ＥＴのドレイン領域、ソース領域の夫々を第４半導体領
域で形成する場合、前記ドレイン領域、ソース領域の夫
々の間のチャネル長寸法のばらつきを低減することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。また、クランプ用ＭＩＳＦＥＴのソース領域
を第２半導体領域で形成する場合、チャネル形成領域側
への回り込みを小さくすることができるので、半導体集
積回路装置の集積度を向上することができる。 上述した手段のによれば、前記クランプ用ＭＩＳＦＥＴ
のドレイン領域とゲート電極との間に生じるミラー容量
を低減することができるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図ることができ
る。 上述した手段（８）によれば、前記ＭＩＳＦＥＴを形成
する領域のウェル領域を浅くし、前記ウェル領域に比べ
て高不純物濃度の埋込型半導体領域の基板表面からの深
さを浅くすることができるので、前記ＭＩＳＦＥＴのパ
ンチスルーを低減しく短チヤネル効果を低減し）、Ｍ
Ｉ Ｓ ＦＥＴの高集積化を図ることができると共に、
前記バイポーラトランジスタの真性コレクタ領域を深く
し、この真性コレクタ領域の主面部に形成されるベース
領域と埋込型コレクタ領域とを離隔することができるの
で、ベース領域とコレクタ領域との接合耐圧を向上し、
バイポーラトランジスタの高耐圧化を図ることができる
。また、前記ＭＩＳＦＥＴは、パンチスルーを低減する
ためにチャネル形成領域に高濃度で不純物を導入（カウ
ンタードープ）することがないので、不純物散乱効果を
低減し、ソース−ドレイン間電流量を増加することがで
きるので、動作速度の高速化を図ることができる。 上述した手段（９）によれば、前記第２不純物の拡散速
度が前記第１不純物のそれに比べて大きく、前記ＭＩＳ
ＦＥＴの形成領域の埋込型半導体領域の基板の深さ方向
の寸法を前記バイポーラトランジスタの埋込型半導体領
域のそれに比べて大きくすることができるので、ＭＩＳ
ＦＥＴの形成領域のウェル領域を浅くし、バイポーラト
ランジスタの真性コレクタ領域の深さを深くすることが
できる。 上述した手段（１０）によれば、前記素子間分離用絶縁
膜中に不純物が取り込まれる量を低減し、前記素子間分
離用絶縁膜下のチャネルストッパ領域の不純物濃度を高
くすることができるので、寄生ＭＯ８のしきい値電圧を
高くして素子間分離能力を向上し、集積度を向上するこ
とができると共に、前記素子間分離用絶縁膜中に不純物
が取り込まれる量を低減し、前記チャネルストッパ領域
の不純物濃度を過剰に高くする必要がないので、チャネ
ルストッパ領域を形成する不純物の活性領域側への回り
込み量を低減して前記ＭＩＳＦＥＴの狭チャネル効果を
低減し、集積度を向上することができる。 上述した手段（１１）によれば、前記第１ＭＩＳＦＥＴ
の第１半導体領域と前記ウェル領域の下部の埋込型半導
体領域とを離隔し、この第１ＭＩＳＦＥＴの第１半導体
領域に付加される寄生容量を低減することができるので
、半導体集積回路装置の動作速度の高速化を図ることが
できると共に、前記第１半導体領域と配線との製造工程
におけるマスク合せずれが生じても、前記第２半導体領
域を介在させて前記第２ＭＩＳＦＥＴの第１半導体領域
と配線とを確実に接続することができるので、配線とウ
ェル領域との短絡を防止し、半導体集積回路装置の電気
的信頼性を向上することができる。 上述した手段（１２）によれば、前記Ｄ ＲＡＭのメモ
リセルの情報蓄積用容量素子の細溝で基板の深さ方向に
電荷蓄積量を増加することができるので、メモリセル面
積を縮小し、半導体集積回路装置の集積度を向上するこ
とができ、前記バイポーラトランジスタの分離領域の細
溝で基板の深さ方向に離隔寸法を確保することができる
ので、分離面積を縮小し、半導体集積回路装置の集積度
を向上することができ、しかも、前記ＤＲＡＭのメモリ
セルの情報蓄積用容量素子の細溝と前記バイポーラトラ
ンジスタの分離領域の細溝とを同一製造工程で形成する
ことができるので、半導体集積回路装置の製造工程数を
低減することができる。 上述した手段（１３）によれば、前記ウェル領域に発生
するノイズをウェル領域に比べて抵抗値が低い埋込型半
導体領域を介在させて吸収することができるので、ＤＲ
ＡＭの情報書込み動作、情報読出し動作の夫々の誤動作
を防止することができ、又前記ウェル領域のメモリセル
アレイ内でのウェル電位の分布を均一化することができ
るので、メモリセルのメモリセル選択用ＭＩＳＦＥＴの
しきい値電圧の変動を低減することができ、−半導体集
積回路装置の電気的信頼性を向上することができる。 上述した手段（１４）によれば、前記エミッタ開口内の
実質的にすべての領域を前記遷移金属膜又は遷移金属シ
リサイド膜で満たし、前記エミッタ開口の段差部分で配
線の断面々積を増加することができるので、エミッタ開
口を縮小してこれに伴ってエミッタ領域の面積を縮小し
、バイポーラトランジスタの占有面積を縮小して半導体
集積回路装置の集積度を向上することができる。また、
前記遷移金属膜又は遷移金属シリサイド膜は、前記アル
ミニウム配線又はアルミニウム合金配線に比べてエレク
トロマイグレーション耐圧が高いので、さらにエミッタ
開口の面積を縮小し、半導体集積回路装置の集積度をよ
り向上することができる。また、前記遷移金属膜又は遷
移金属シリサイド膜はエミッタ領域とアルミニウム配線
又はアルミニウム合金配線との合金化反応を防止するこ
とができるので、アロイスバイ久現象を防止することが
できる。 上述した手段（１５）によれば、前記バイポーラトラン
ジスタは、真性コレクタ領域の基板表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、バイポーラトランジスタの動作
速度の高速化を図ることができると共に、前記ＭＩＳＦ
ＥＴは、ウェル領域の基板表面からの深さを深くシ、前
記ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々と前
記埋込型半導体領域とを離隔することができるので、前
記ソース領域、ドレイン領域の夫々に付加される寄生容
量を低減し、ＭＩＳＦＥＴの動作速度の高速化を図るこ
とができる。 上述した手段（１６）によれば、前記相補性データ線に
付加される寄生容量を低減し、前記相補性データ線の充
放電々流量を低減することができるので、ＤＲＡＭの消
費電力を低減し、結果的に半導体集積回路装置の消費電
力を低減することができる。また、消費電力を低減する
ことができるので、前記半導体集積回路装置の集積度を
向上することができる。 上述した手段（１７）によれば、前記周辺回路に延在す
る信号配線（例えばクロック系信号配線）は、断面々積
を増加して抵抗値を低減することができるので、信号伝
達速度を速め、半導体集積回路装置の動作速度の高速化
を図ることができる。 上述した手段（１８）によれば、前記電源配線は、断面
々積を増加して抵抗値を低減することができるので、ノ
イズを低減し、誤動作を防止して。 半導体集積回路装置の電気的信頼性を向上することがで
き、又充分な配線幅寸法を確保することができるので、
マイグレーション耐圧を確保し、断線不良を防止して、
半導体集積回路装置の電気的信頼性を向上することがで
きる。 上述した手段（１９）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の実質的に電流が流れる領域の抵
抗値を低減し、電流の流れる時間を短縮することができ
るので、ベース遮断周波数を高め、バイポーラトランジ
スタの動作速度の高速化を図ることができると共に、前
記コレクタ領域のエミッタ領域の直下部分以外の領域は
低不純物濃度で構成され、コレクタ領域とベース領域と
のｐｎ接合部に形成される寄生容量を低減することがで
きるので、よりベース遮断周波数を低減し、バイポーラ
トランジスタの動作速度の高速化を図ることができる。 上述した手段（２０）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の高不純物濃度の領域を形成する
不純物導入マスクを形成する工程をエミッタ開口を形成
する工程で兼用することができるので、このマスクを形
成する工程に相当する分、半導体集積回路装置の製造工
程数を低減することができる。 以下１本発明の構成について、 ４ ［Ｍｂｉｔ］の
大容量を有するＤＲＡＭを搭載する混在型半導体集積回
路装置に本発明を適用した実施例とともに説明する。 なお、実施例を説明するための全図において、同−機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例■である混在型半導体集積回路袋！（Ｂ
ｉ−ＣＭＯ８）１を封止する樹脂封止型半導体装置を第
２図（部分断面平面図）で示す。 第２図に示すように、混在型半導体集積回路袋！！！（
半導体ペレット）１はＳ ＯＪ （Ｓｍａｌｌ ０ｕｔ
−１ｉｎｅ Ｊ−ｂｅｎｄ）型の樹脂封止型半導体装置
２で封止されている。混在型半導体集積回路装置１は樹
脂封止型半導体装置２のタブ３Ａの表面上に接着剤を介
在させて塔載されている。 前記混在型半導体集積回路装置１は、例えば１５．２２
［ｍｍｌＸ５．９１［ｍｍｌの平面長方形状で構成され
ている。この混在型半導体集積回路装置１は３５０［ｍ
ｉｌ］の樹脂封止型半導体装［２に封止されている。混
在型半導体集積回路装置１に搭載されるＤＲＡＭの主面
には １ ［ｂｉｔｌの情報を記憶するメモリセル（記
憶素子）を行列状に複数配置したメモリセルアレイが配
置されている。このＤＲＡＭは４［Ｍｂｉｔ］の大容量
で構成されている。 前記メモリセルアレイ以外において、前記ＤＲＡＭの主
面には直接周辺回路及び間接周辺回路が配置されている
。直接周辺回路は、メモリセルの情報書込み動作や情報
読出し動作を直接制御する回路であり、ロウアドレスデ
コーダ回路、カラムアドレスデコーダ回路、セシスアン
プ回路等が含まれる６間接周辺回路は、前記直接周辺回
路の動作を間接的に制御する回路であり、クロック信号
発生回路、バッファ回路等が含まれる。 前記混在型半導体集積回路装置１の最つども周辺部にお
いて、平面長方形状の短辺側、長辺側の中央部分の夫々
には外部端子（ポンディングパッド）ＢＰが配列されて
いる。この外部端子ＢＰはボンディングワイヤ４を介在
させてインナーリード３Ｂに接続されている。ボンディ
ングワイヤ４はアルミニウム（ＡＱ）ワイヤを使用する
。また。 ボンディングワイヤ４としては、金（Ａｕ）ワイヤ、銅
（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆
した被覆ワイヤ等を使用してもよい、ボンディングワイ
ヤ４は、この方法に限定されないが、熱圧着に超音波振
動を併用したボンディング法によりボンディングされて
いる。 前記インナーリード３Ｂはアウターリード３Ｃに一体に
構成されている。このインナーリード３Ｂ、アウターリ
ード３Ｃ１前記タブ３Ａの夫々はリードフレームから切
断されかつ成型されて構成されている。リードフレーム
は例えばＣｕ、Ｆｅ−Ｎ１（例えばＮｉ含有率４２又は
５０［％］）合金等で形成されている。前記タブ３Ａの
互いに対向する短辺の夫々にはタブ吊りリード３Ｄが連
結されている。 前記アウターリード３Ｃは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号を規定されてい
る。同第２図中、左上端は１番端子、左下端は１５番端
子、右下端は１６番端子、右上端は３０番端子である。 つまり１本実施例■の樹脂封止型半導体装置２は、１番
端子から３０番端子まで順次配列された、合計３０端子
（３０ピン）で構成されている。 前記１番端子にはアドレス信号Ａ１３．２番端子にはア
ドレス信号Ａｉ２．３番端子にはアドレス信号Ａ□い４
番端子にはアドレス信号Ａ １ｇ、５番端子にはアドレ
ス信号Ａ、の夫々が印加される。６番端子にはＡ１．７
番端子にはアドレス信号Ａ２．８番端子にはアドレス信
号Ａ０，９番端子にはアドレス信号Ａい１０番端子には
アドレス信号Ａ０の夫々が印加される。１１番端子には
ロウアドレスストローブ信号ＲＦ、１２番端子にはカラ
ムアドレスストローブ信号ＣＥ、１３番端子にはアウト
プットイネーブル信号ＯＥ、１４番端子にはライトイネ
ーブル信号ＷＥの夫々が印加される。１５番端子には基
準電圧Ｖｓｓ例えば回路の接地電位０［ｖ］が印加され
る。 １６番端子にはデータ出力信号Ｄｏｕｔ 、１７番端子
にはデータ入力信号Ｄｉｎの夫々が印加される。 １８番端子にはアドレス信号Ａ１．．１９番端子にはア
ドレス信号Ａ１．．２０番端子にはアドレス信号Ａ １
１の夫々が印加される。２１番端子にはアドレス信号゛
Ａい２２番端子にはアドレス信号Ａ、。 ２３番端子にはアドレス信号Ａ２□、２４番端子にはア
ドレス信号Ａ、、２５番端子にはアドレス信号Ａ７の夫
々が印加されている。２６番端子にはアドレス信号Ａ、
、２７番端子にはアドレス信号Ａ、１２８番端子にはア
ドレス信号Ａ１１２９番端子にはアドレス信号Ａ８．の
夫々が印加されている。３０番端子には電源電圧Ｖｃｃ
例えば回路の動作電圧５ ［Ｖ］が印加されている。 前記混在型半導体集積回路袋［１，タブ３Ａ。 ボンディングワイヤ４、インナーリード３Ｂ及びタブ吊
りリード３Ｄは樹脂封止部５で封止される。 樹脂封止部５は、例えば、低応力化を図るために、フェ
ノール系硬化剤、シリコーンゴム及びフィラーが添加さ
れたエポキシ系樹脂を使用する。シリコーンゴムはエポ
キシ系樹脂の熱膨張率を低下させる作用がある。フィラ
ーは、球形の酸化珪素粒で形成され、同様に熱膨張率を
低下させる作用がある。 前記混在型半導体集積回路装置１は、同第２図に示すよ
うに、右下部分にベレットネーム部ＩＡが設けられてい
る。ベレットネーム部ＩＡは例えば製品名、機種、製造
番号等を記載している。このペレットネームＩＡは後述
する導電膜或は絶縁膜で形成されている。 次に、前記樹脂封止型半導体装置２に封止された混在型
半導体集積回路袋Ｗ１１の概略構成を第３図（チップレ
イアウト図）で示す。 第３図に示すように、混在型半導体集積回路装置１の中
央部の表面上にはＤＲＡＭのメモリセルアレイ（Ｍ Ａ
）１１が配置されている。このメモリセルアレイ１１は
、混在型半導体集積回路装置１の上部に４分割されたメ
モリセルアレイＩＩＡ〜１１０、下部に４分割されたメ
モリセルアレイＩＩＥ〜ＩＩＩ（、合計８分割されてい
る。つまり、ＤＲＡＭは８マツト構成を採用している。 前記８分割されたメモリセルアレイＩＩＡ〜ＩＩＨの夫
々はさらに２分割され、メモリセルアレイ１１は合計１
６個のメモリセルアレイＭＡに細分化されている。この
１６個に細分化されたうちの１つのメモリセルアレイＭ
Ａは２５６ ［Ｋｂｉｔｌの容量で構成されている。 前記１６個に細分化されたうちの２個のメモリセルアレ
イＭＡの間には夫々カラムアドレスデコーダ回路（Ｙ
Ｄ Ｅ Ｃ）１２及びセンスアンプ回路（ＳＡ）１３の
一部が配置されている。センスアンプ回路１３は相補型
ＭＩＳＦＥＴ（０ＭＯ８）で構成サレ、センスアンプ回
路１３の一部はｎチャネルＭＩＳＦＥＴで構成されてい
る。センスアンプ回路１３の他部であるｐチャネルＭＩ
ＳＦＥＴは前記一部と対向した位置においてメモリセル
アレイＭＡの端部に配置されている。センスアンプ回路
１３の一端側からは相補性データ線（２本のデータ線）
がメモリセルアレイＭＡ上に延在しており、本実施例の
ＤＲＡＭはフォールデッドビットライン方式（２交点方
式）で構成されている。 前記１６個に細分化されたメモリセルアレイＭＡの夫々
の中央側の一端にはロウアドレスデコーダ回路（Ｘ Ｄ
Ｅ Ｃ）１４及びワードドライバ回路（図示しない）
が配置されている。前記ロウアドレスデコーダ回路１４
の近傍にはデータ線プリチャージ回路１５．コモンソー
ス切換スイッチ回路１６、ワード線プリチャージ回路１
７の夫々、が配置されている。 前記１６個に細分化されたメモリセルアレイＭＡの夫々
の周辺側の他端にはコモンソース切換スイッチ回路１８
が配置されている。 これら１６個に細分化されたメモリセルアレイＭＡの周
辺に配置された回路１２〜１８はＤＲＡＭの直接周辺回
路として構成されている。 前記ＤＲＡＭの上辺には上辺周辺回路１９、下辺には下
辺周辺回路２０が配置されている。ＤＲＡＭの上側に配
置された８分割されたうちの４個のメモリセルアレイＩ
ＩＡ〜ＩＩＤと下側に配置された４個のメモリセルアレ
イＩＩＥ〜ＩＩＨとの間には中通周辺回路２１が配置さ
れている。これらの周辺回路１９〜２１はＤＲＡＭの間
接周辺回路として構成されている。 次に、前述した混在型半導体集積回路袋［１のＤＲＡＭ
の間接周辺回路の具体的な回路配置について、第４図（
要部拡大レイアウト図）を用いて簡単に説明する。また
、同第４図には外部端子ＢＰに印加される信号名を併せ
て示す。 第４図に示すように、前記間接周辺回路の上辺周辺回路
１９の夫々の回路は基本的には各信号が印加される外部
端子ＢＰの近傍に配置されている。 １９０１はＹ系冗長回路、 １９０２はＶ、発生回路、
１９０３はセンスアンプ制御回路、１９０４はＹアドレ
スバラフッ回路、１９０５はＹプリデコーダ回路である
。１９０６はコモンソース駆動回路、１９０７は■１１
発生回路（Ｖｌ、ジェネレータ回路）である。■□発生
回路１９０７は例えば−２，５〜−３，５［Ｖｌの電位
を生成する回路である。１９０８はカラムアドレススト
ローブ系クロック発生回路、１９０９は基板電位検出回
路、１９１０はＨＶＣ発生回路、１９１１はテストモー
ド制御回路である。 前記間接周辺回路の中込周辺回路２０の夫々の回路は同
様に基本的には各信号が印加される外部端子ＢＰの近傍
に配置されている。 ２００１はコモンソースショート
回路、 ２００２はＸアドレスバッファ回路、２００３
はＷＥバッファ回路、２００４は出力制御回路、２００
５は４ビツトテスト回路である。 ２００６はセンスア
ンプ制御回路、２００７はＸ系冗長回路、 ２００８は
Ｘ系プリデコーダ回路、２００９はＹ系制御信号発生回
路、２０１０はカラムアドレスストローブ系クロック発
生回路である。 ２０１１はリフレッシュ信号バッファ
回路、 ２０１２は冗長プリチャージ回路、２０１３は
Ｖ。発生回路、２０１４はメモリセルアレイ選択信号発
生回路である。 前記間接周辺回路の下辺周辺回路２１の夫々の回路は同
様に基本的には各信号が印加される外部端子ＢＰの近傍
に配置されている。 ２１０１は書込み用メインアンプ
回路、２１０２は読出し用メインアンプ回路、２１０３
はコモンソース駆動回路、２１０４はＺ系アドレスバッ
ファ回路、２１０５は基板電位検出回路である。 ２１
０６はカラムアドレスストローブ系バッファ回路、２１
０７はカラムアドレスストローブ系クロック発生回路、
２１０８はテストモード制御回路、２１０９はアウトプ
ットイネーブル系回路、２１１０はマルチビットテスト
回路である。２１１１はＺ系プリデコーダ回路、２１１
２．２１１５の夫々はメインアンプ制御回路、２１１３
は出力選択回路、２１１４は出力制御回路である。２１
１６はセンスアンプ制御回路、２１１７はＡＬマスタ制
御回路、２１１８はデータ人力バッファ・データ出力バ
ッファ回路、２１１９はＶ□２発生回路である。 次に、前記ＤＲＡＭの細分化されたメモリセルアレイＭ
Ａの要部及びその周辺回路の要部について、第５図（要
部等価回路図）を用いて説明する。 第５図に示すように、フォールデッドビットライン方式
を採用するＤＲＡＭはメモリセルアレイＭＡにおいて相
補性データ線ＤＬ、ＤＬを列方向に延在させている。こ
の相補性データ線ＤＬは行方向に複数組配置されている
。相補性データ線ＤＬはセンスアンプ回路（ＳＡ）１３
に接続されている。 前記メモリセルアレイＭＡにおいて、ワード線ＷＬは相
補性データ線ＤＬと交差する行方向に延在させている。 ワード線ＷＬは列方向に複数本配置されている。図示し
ていないが、夫々のワードＭＷＬはロウアドレスバッフ
ァ回路（Ｘ Ｄ Ｅ Ｃ）１４に接続され選択されるよ
うに構成されている。 相補性データ線ＤＬの夫々とワード線ＷＬとの交差部に
は １ ［ｂｉｔ］の情報を記憶するメモリセル（記憶
素子）Ｍが配置されている。メモリセルＭはメモリセル
選択用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用容量素
子Ｃとの直列回路で構成されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは一
方の半導体領域を相補性データ線ＤＬに接続している。 他方の半導体領域は情報蓄積用容量素子Ｃの一方の電極
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１／２Ｖｃｃに接続されている。電源電圧１／２Ｖｃ
ｃは前記基準電圧Ｖｓｓと電源電圧Ｖｃｃとの中間電位
約２．５［Ｖｌである。電源電圧１／２Ｖｃｃは、情報
蓄積用容量素子Ｃの電極間に加わる電界強度を低減し。 誘電体膜の絶縁耐圧の劣化を低減することができる。 前記センスアンプ回路１３は前記相補性データ線ＤＬで
伝達されるメモリセルＭの情報を増幅するように構成さ
れている。センスアンプ回路１３で増幅された情報はカ
ラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙを通してコ
モンデータ線Ｉ１０、Ｉｌｏの夫々に出力される。カラ
ムスイッチ用ＭＩＳＦＥＴＱｙはカラムアドレスデコー
ダ回路（ＹＤＥＣ）１２で制御される。 前記コモンデータ線Ｉ１０は書込み用メインアンプ回路
２１０１、読出し用メインアンプ回路２１０２の夫々に
接続されている。このメインアンプ回路２１０１、２１
０２の夫々はスイッチ用ＭＩＳＦＥＴ （符号は付けな
い）、入出力信号線ＤＯＬ、ＤＯＬ、データ入力バッフ
ァ・データ出力バッファ回路（Ｄｉｎ、ＤｏＢ）２１１
Ｂの夫々を通して入力信号用外部端子（Ｄｉｎ）ＢＰ、
出力信号用外部端子（Ｄｏｕｔ）ＢＰの夫々に接続され
ている。 次に、前記第４図に示すＤＲＡＭの間接周辺回路のうち
、下辺周辺回路２１の読出し用メインアンプ回路２１０
２の要部を第６図（等価回路図）、カラムアドレススト
ローブ系バッファ回路２１０６の要部を第７図（等価回
路図）の夫々で示す。 前記混在型半導体集積回路袋［１は、動作速度の高速化
及び高駆動能力化を図り、かつ高集積化及び低消費電力
化を図るために、周辺回路の一部をバイポーラトランジ
スタ及び相補型ＭＩＳＦＥＴで構成している。第６図に
示すように、読出し用メインアンプ回路２１０２は、バ
イポーラトランジスタ及びＭＩＳＦＥＴを主体とするＥ
ＣＬゲート回路で構成されている。この読出し用メイン
アンプ回路２１０２には抵抗素子及び容量素子を有する
。 同第６図中、Ｓｉｎは入力信号、５ｏｕｔは出力信号。 Ｓｃｍ、５ｃ、の夫々は制御信号である。 また、第７図に示すように、カラムアドレスストローブ
系バッファ回路２１０６は、入力側を相補型ＭＩＳＦＥ
Ｔ、出力側をバイポーラトランジスタで構成した、Ｂ１
−ＣＭＯＳゲート回路で構成されている。同第７図中、
Ｓｃａは入力クロック信号、Ｓｃ４は出力クロック信号
である。 前記混在型半導体集積回路装置１の入力部は第８図（等
価回路図）、出力部は第９図（等価回路図）に夫々示す
。 第８図に示すように、混在型半導体集積回路装置１の入
力部例えばデータ入力バッファ・データ出力バッファ回
路２１１８は入力段回路Ｃｉｎを入力信号用外部端子Ｂ
Ｐに接続している。入力段回路Ｃ１ｎは１図示しないが
１例えばＣＭＯＳインバータ回路で構成されている。入
力信号用外部端子ＢＰと入力段回路Ｃｉｎとの間には静
電気破壊防止回路Ｉが設けられている。 前記静電気破壊防止回路Ｉは主に保護抵抗素子Ｒ、クラ
ンプ用ＭＩＳＦＥＴＱｃ及びダイオード素子Ｄ４〜Ｄ、
で構成されている。保護抵抗素子Ｒは外部端子ＢＰと入
力段回路Ｃｉｎとの間に直列に配置されている。この保
護抵抗素子Ｒは静電気破壊を生じるような過大電流をな
まらせる作用がある。クランプ用ＭＩＳＦＥＴＱｃはｎ
チャネルで構成されている。このクランプ用ＭＩＳＦＥ
ＴＱＣはドレイン領域を入力段回路Ｃｉｎ、保護抵抗素
子Ｒを介在させて外部端量ＢＰの夫々に接続している。 また、クランプ用ＭＩＳＦＥＴＱｃはソース領域、ゲー
ト電極の夫々を基準電位Ｖｓｓに接続している。このク
ランプ用ＭＩＳＦＥＴＱｃは前記過大電流を半導体基板
側に吸収するように構成されている。ダイオード素子り
、〜Ｄ３の夫々は。 外部端子ＢＰと入力段回路Ｃｉｎとの間にカソード領域
が接続され、並列に配置されている。ダイオード素子Ｄ
８〜Ｄ、の夫々のアノード領域は、半導体基板に接続さ
れ、基板電位ｖａａに接続されている。ダイオード素子
り、〜Ｄ３の夫々は、前記過大電流を半導体基板側に吸
収するように構成されている。一方、ダイオード素子り
、は、カソード領域を電源電圧Ｖｃｃに接続し、アノー
ド領域をダイオード素子Ｄ□〜Ｄつの夫々と並列に接続
している。 このダイオード素子Ｄ４は前記過大電流を電源電圧Ｖｃ
ｃに吸収できるように構成されている。 この静電気破壊防止回路ｌは、入力信号用外部端子ＢＰ
に入力された過大電流をなまらせかつ吸収し、入力段回
路Ｃｉｎのゲート絶縁膜の破壊つまり静電気破壊を防止
するように構成されている。 第９図に示すように、混在型半導体集積回路装置１の出
力部例えばデータ入力バッファ・データ出力バッファ回
路２１１８は出力段回路Ｃｏｕｔを出力信号用外部端子
ＢＰに接続している。出力段回路Ｃｏｕｔはその出力段
がｎチャネルＭＩＳＦＥＴを直列に接続したプッシュプ
ル回路（ドライバ回路）で構成されている。このプッシ
ュプル回路の一方のｎチャネルＭＩＳＦＥＴのソース領
域、他方のｎチャネルＭＩＳＦＥＴのドレイン領域の夫
々が前記外部端子ＢＰに接続されている。出力段回路Ｃ
ｏｕｔには出力信号Ｓ ｏｕｔが入力される。この出力
信号Ｓ ｏｕｔはＣＭＯＳインバータ回路（図中、ｐチ
ャネルＭＩＳＦＥＴは矢印を付けである。以後の回路図
において同じ）を介在させてプッシュプル回路の一方の
ｎチャネルＭＩＳＦＥＴのゲート電極に反転出力信号と
して入力される。また、出力信号Ｓ ｏｕｔはプッシュ
プル回路の他方のｎチャネルＭＩＳＦＥＴのゲート電極
に直接入力される。 出力信号用外部端子ＢＰと出力段回路Ｃｏｕｔとの間に
は静電気破壊防止回路■が配置されている。 この静電気破壊防止回路■はダイオード素子り。 で構成されている。このダイオード素子り、は、カソー
ド領域を外部端子ＢＰ、出力段回路Ｃｏｕｔの夫々に並
列に接続し、アノード領域を基板電位Ｖ ａ ｓに接続
している。ダイオード素子り、は、前記入力部の静電気
破壊防止回路Ｉのダイオード素子Ｄ２ と同様の構造で
構成される。この静電気破壊防止回路■は出力信号用外
部端子ＢＰに入力される過大電流を半導体基板側に吸収
するように構成されている。 次に、前述の混在型半導体集積回路袋［１の具体的な構
造について、第１図（要部断面図）を用いて簡単に説明
する。同第１図中には、左側から右側に向って、混在型
半導体集積回路袋［１の入力部ＩＮ、ＣＭＯ８領域ＣＭ
Ｏ８、バイポーラトランジスタ領域Ｂｉ、ＤＲＡＭのメ
モリセルアレイ領域ＭＡの夫々を示している。 第１＠に示すように、混在型半導体集積回路袋！！１１
は単結晶珪素からなるＰ−型半導体基板３０及びその主
面上に成長させたイ型エピタキシャル層３３で形成され
た基体で構成されている。 混在型半導体集積回路袋！！！１のバイポーラトランジ
スタ形成領域ＢｉにはバイポーラトランジスタＴ１、Ｔ
２の夫々が配置されている。バイポーラトランジスタＴ
１、Ｔ２の夫々は素子分離領域で囲まれた領域内におい
てｐ−型半導体基板３０の主面に設けられでいる。素子
分離領域は、ｐ−型半導体基板３０、埋込型のｐ°型半
導体領域３２、Ｐ−型ウェル領域３５、ｐ型チャネルス
トッパ領域３７及び素子量分雇用絶縁膜３６で構成され
る。この素子分離領域を構成する埋込型のＰ゛型半導体
領域３２は、ｐ゛型半導体基板３０とイ型エピタキシャ
ルＭ３３との間に設けられている。ｐ−型ウェル領域３
５は１型工ピタキシヤル層３３の主面部にその底面が埋
込型のｐ°型半導体領域３２に接触（接続）するように
構成されている。ｐ型チャネルストッパ領域３７は前記
ｐ−型ウエル領域３５の主面部に設けられている。素子
間分離用絶縁膜３６は前記ｐ−型ウエル領域３５の主面
上に設けられている。この素子間分離用絶縁膜３６はｐ
−型ウェル領域３５の主面を選択的に酸化することによ
り形成した酸化珪素膜で形成されている。 前記バイポーラトランジスタＴ１、Ｔ２の夫々はｎ型コ
レクタ領域、ｐ型ベース領域及びｎ型エミッタ領域から
なる縦型構造のｎｐｎ型で構成されている。バイポーラ
トランジスタＴ１は高周波特性で構成され、バイポーラ
トランジスタＴ２は高耐圧で構成されている。 ｎ型コレクタ領域は、埋込型のゴ型半導体領域３１Ｂ、
イ型ウェル領域３４Ｂ又はｎ型ウェル領域３４Ｂ、及び
コレクタ電位引き上用ゴ型半導体領域４゜で構成されて
いる。埋込型のｄ型半導体領域３１Ｂはｐ−型半導体基
板３０とｎ−型エピタキシャル層３３との間に設けられ
ている。この埋込型のゴ型半導体領域３１Ｂは前記埋込
型のｐ°型半導体領域３２に対して自己整合で形成され
ている。前記ｎ−型ウェル領域３４Ｂ、ｎ型ウェル領域
３４Ｂの夫々は、真性コレクタ領域として使用され、１
型工ピタキシヤル層３３の主面部に設けられている。こ
のｎ−型ウェル領域３４Ｂ、ｎ型ウエル領域３４Ｂの夫
々は前記ｐ−型ウエル領域３５に対して自己整合で形成
されている。 コレクタ電位引上げ用ｎ°型半導体領域４ｏは、その底
面を前記埋込型のｎ°型半導体領域３１Ｂに接触し。 埋込型のｄ型半導体領域３１Ｂのコレクタ電位を基板表
面に取り出せるように構成されている。 バイポーラトランジスタＴ１の真性コレクタ領域である
ｎ型ウェル領域３４ＢはバイポーラトランジスタＴ２の
それに比べて高不純物濃度で形成されている。つまり、
バイポーラトランジスタＴ１は、真性コレクタ領域の抵
抗値を小さくすることができるので、高周波特性を高め
ることができる。 これに対して、バイポーラトランジスタＴ２の真性コレ
クタ領域であるπ型ウェル領域３４Ｂはバイポーラトラ
ンジスタＴ１のそれに比べて低不純物濃度で形成されて
いる。つまり、バイポーラトランジスタＴ２は、真性コ
レクタ領域とｐ型ベース領域とのｐｎ接合耐圧を高める
ことができるので、高耐圧化を図ることができる。 ｐ型ベース領域は真性ベース領域として使用されるｐ型
半導体領域４２及びグラフトベース領域として使用され
るｐ°型半導体領域４９で構成されている。ｐ型半導体
領域４２、ｐ°型半導体領域４９の夫々は一体に構成さ
れ、夫々ゴ型ウェル領域３４Ｂ又はｎ型ウェル領域３４
Ｂの主面部に設けられている。 ｎ型エミッタ領域はゴ型半導体領域５６で構成されてい
る。ｎ″型半導体領域５６は前記ｐ型ベース領域の真性
ベース領域であるｐ型半導体領域４２の主面部に設けら
れている。このゴ型半導体領域５６は後述する層間絶縁
膜５４に形成された接続孔（エミッタ開口）５５に平面
形状を規定され形成されている。 前記ｎ型コレクタ領域のコレクタ電位引上げ用ｄ型半導
体領域４０には１層間絶縁膜５４に形成された接続孔５
５を通して配線５７が接続されている。同様に、ｐ型ベ
ース領域のグラフトベース領域であるｐ°型半導体領域
４９、ｎ型エミッタ領域であるｎ。 型半導体領域５６の夫々は層間絶縁膜５４に形成された
接続孔５５を通して配線５７が接続されている。 前記層間絶縁膜５４は例えば酸化珪素膜５４Ａ、ＢＰ
Ｓ Ｇ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−８ｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜５４Ｂの夫々を順次積層した２層構
造で構成されている。下層の酸化珪素膜５４Ａは上層の
ＢＰＳＧ腹５４ＢのＢやＰが下層の素子に漏れることを
防止するために設けられている。酸化珪素膜５４Ａは例
えば有機シランガスをソースガスとする、又は無機シラ
ンガス及び酸化窒素ガスをソースガスとするＣＶＤ法で
堆積する。上層のＢＰＳＧＩＩは、下層の素子と上層の
導電届との絶縁分離を行いかつ表面を平坦化できるよう
に構成されている。このＢＰＳＧ膜は、ＣＶＤ法で堆積
し、デンシファイ及びリフローが施される。 前記配線５７は製造工程における第１層目の配線形成工
程で形成される。この配線５７は、遷移金属シリサイド
膜５７Ａ、アルミニウム合金膜５７Ｂ、遷移金属シリサ
イド膜５７Ｇの夫々を順次積層した３層構造で構成され
ている。前記遷移金属シリサイド膜５７Ａ、５７Ｇの夫
々としては例えばＭｏＳｉ、膜を使用する。また、遷移
金属シリサイド１Ｉ５７Ａ、５７Ｇの夫々としてはＴａ
ｘｉ、膜、ＴｉＳｉ、膜又はＷＳｉ２を使用してもよい
、また、下層の遷移金属シリサイド膜５７Ａに変えて遷
移金属窒化膜例えばＴｉＮ膜を使用してもよい。 前記配線５７の下層の遷移金属シリサイド膜５７Ａは、
基板（珪素）と配線５７との接続部分において珪素のエ
ピタキシャル層が成長されることを防止し、接続部の抵
抗値を低減できるように構成されている。中層のアルミ
ニウム合金膜５７Ｂは、配線５７の主体として構成され
、アルミニウムに銅（Ｃｕ）及び珪素（Ｓｉ）を添加し
ている。前記Ｃｕはマイグレーション現象を低減できる
作用がある。前記Ｓｉはアロイスパイク現象を低減でき
る作用がある。 上層の遷移金属シリサイド膜５７Ｃは、その下層のアル
ミニウム合金膜５７Ｂの表面に比べて光反射率を低下さ
せることができる。つまり、上層の遷移金属シリサイド
膜５７Ｃは、フォトリングラフィ技術において、エツチ
ングマスク（フォトレジスト膜）の露光時の回折現象を
低減し、エツチングマスクのサイズの変動を低減するこ
とができるので、配線５７の加工精度を向上できるよう
に構成されている。また、上層の遷移金属シリサイド膜
５７Ｃは中層のアルミニウム合金膜５７Ｂの表面に発生
するアルミヒルロックを低減できるように構成されてい
る。 前記配線５７の上層には層間絶縁膜５８を介在させて配
線６０が設けられている。配線６０は、この領域におい
ては図示していないが、層間絶縁膜５８に形成された接
続孔５９を通して下層の配線５７に接続されている。層
間絶縁膜５８は、第１図には細詳に示していないが、例
えばプラズマＣＶＤ法で堆積した酸化珪素膜、５ＯＧ（
Ｓｐｉｎ Ｏｎ旦１ａｓｓ）法で塗布及びベーク処理を
施した酸化珪素膜、プラズマＣＶＤ法で堆積した酸化珪
素膜の夫々を順次積層した３層構造で構成されている。 この層間絶＃Ｃ膜５８は主に中層の酸化珪素膜で表面の
平坦化を図るように構成されている。 前記配、ｌｓｏは製造工程における第２層目の配線形成
工程により形成されている。この配線６０は。 前記配線５７と実質的に同様に、遷移金属シリサイド膜
６０Ａ、アルミニウム合金膜６０Ｂ、遷移金属シリサイ
ド膜６０Ｇの夫々を順次積層した３層構造で構成されて
いる。 前記混在型半導体集積回路装置１のＣＭＯ８領域ＣＭＯ
５にはｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳ
ＦＥＴＱＰの夫々が配置されている。 ｎチャネルＭＩＳＦＥＴＱｎは素子間分離用絶縁１１！
１３６及びｐ型チャネルストッパ領域３７で周囲を囲ま
れた領域内においてＶ型ウェル領域３５の主面に構成さ
れている。素子間分離用絶縁膜３６はｐ−型ウェル領域
３５の主面を酸化した酸化珪素膜で形成されている。ｐ
型チャネルストッパ領域３７は素子間分離用絶縁膜３６
下においてｐ−型ウェル領域３５の主面部に設けられて
いる。前記ｐ−型ウエル領域３５の底部にはそれに接触
（接続）された埋込型のｐ°型半導体領域３２が設けら
れている。この埋込型のｐ゛型半導体領域３２は、Ｐ−
型、ウェル領域３５の一部として使用され、Ｐ−型ウェ
ル領域３５の不純物濃度に比べて高不純物濃度に設定さ
れている。つまり、埋込型のＰ°型半導体領域３２は、
ｐ−型ウェル領域３５の底部分の比抵抗値を低減するこ
とができるので。 ＣＭＯＳに特有の寄生サイリスタ動作を防止できるよう
に構成されている。ｐ°型ウェル領域３５．埋込型のｐ
°型半導体領域３２．Ｐ型チャネルストッパ領域３７の
夫々はバイポーラトランジスタ領域Ｂｉの素子分離領域
のｐ−型ウェル領域３５、埋込型のｐ。 型半導体領域３２、ｐ型チャネルストッパ領域３７の夫
々と同一層で形成されている。 前記ｎチャネルＭＩＳＦＥＴＱｎは、主にｐ−型ウェル
領域３５、ゲート絶縁膜４３、ゲート電極４４、ソース
領域及びドレイン領域である一対のｎ型半導体領域４５
及び一対のｎ°型半導体領域４８で構成されている。 前記ｐ”型ウェル領域３５はチャネル形成領域として使
用される。ゲート絶縁膜４３はｐ−型ウェル領域３５の
主面を酸化して形成した酸化珪素膜で形成されている。 ゲート電極４４は多結晶珪素膜及びその上層に遷移金属
シリサイド膜（高融点金属シリサイド膜）を積層した複
合膜で構成されている。このゲート電極４４は、前記複
合膜に限定されず、多結晶珪素膜、遷移全席シリサイド
膜或は遷移金属膜（高融点金属膜：Ｍｏ、’ｒｉ、Ｔａ
、Ｗ）、又は多結晶珪素膜の上層に遷移金属シリサイド
膜或は遷移金属膜を積層した複合膜で構成してもよい。 ゲート電極４４は製造工程における第１層目のゲート配
線形成工程により形成されている２゜ 低不純物濃度のｎ型半導体領域４５は高不純物濃度のｎ
°型半導体領域４８とチャネル形成領域との間に設けら
れている。このｎ型半導体領域４５はｎチャネルＭＩＳ
ＦＥＴＱｎを所謂Ｌ Ｄ Ｄ （Ｌ ｉｇｈｔｌｙＤ
ｏｐａｄ Ｄ ｒａｉｎ）構造に構成する。ｎ型半導体
領域４５はゲート電極４４に対して自己整合で形成され
ている。高不純物濃度のゴ型半導体領域４８は前記ゲー
ト電極４４の側壁にそれに対して自己整合で形成された
サイドウオールスペーサ４７に対して自己整合で形成さ
れている。サイドウオールスペーサ４７は例えば酸化珪
素膜で形成されている。 ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソース領
域、ドレイン領域の夫々であるゴ型半導体領域４８には
層間絶縁膜５４に形成された接続孔５５を通して配線５
７が接続されている。配線５７は前記バイポーラトラン
ジスタ領域Ｂｉに形成される配ＲＩＡ５７と同一層で形
成されている。 前記ｐチャネルＭＩＳＦＥＴＱｐは素子間分離用絶縁膜
３６で周囲を囲まれた領域内において「型ウェル領域３
４Ａの主面に構成されている。に型ウェル領域３４Ａの
底部にはそれに接触（接続）された埋込型のｄ型半導体
領域３１Ａが設けられている。 この埋込型のｎ°型半導体領域３１Ａは、ｒｒ型ウェル
領域３４Ａの一部として使用され、ゴ型ウェル領域３４
Ａの不純物濃度に比べて高不純物濃度に設定されている
。埋込型のｐ°型半導体領域３２と同様に、埋込型のゴ
型半導体領域３１Ａは、Ｔｒ型ウェル領域３４Ａの底部
分の比抵抗値を低減し、寄生サイリスタ動作を防止でき
るように構成されている＋＋ｎ型ウ型用エル領域３４Ａ
、埋込型型半導体領域３１Ａの夫々はバイポーラトラン
ジスタ領域Ｂｉのに型ウェル領域（真性コレクタ領域）
３４Ｂ、埋込型のイ型半導体領域（埋込型コレクタ領域
）３１Ｂの夫々と実質的に同一層で形成されている。前
記埋込型のゴ型半導体領域３１Ａは、バイポーラトラン
ジスタ領域Ｂｉの埋込型のｄ型半導体領域３１Ｂに比べ
て、基板の深さ方向のサイズが大きく構成されている。 つまり、埋込型のゴ型半導体領域３１Ａは、それを形成
するｎ型不純物（本実施例の場合、Ｐ）をπ型ウェル領
域３４Ａ側に積極的にわき上がらせている。 この結果、ｐチャネルＭＩＳＦＥＴＱＰが形成されるｎ
−型ウェル領域３４Ａの表面からの深さ（埋込型のゴ型
半導体領域３１Ａまでの深さ）は、前記バイポーラトラ
ンジスタ領域Ｂｉのｎ−型ウェル領域３４Ｂの深さに比
べて浅く構成される。 ｐチャネルＭＩＳＦＥＴＱｐは、主にｎ−型ウェル領域
（チャネル形成領域）３４Ａ、ゲート絶縁膜４３゜ゲー
ト電極４４、ソース領域及びドレイン領域である一対の
ｐ型半導体領域４６及び一対のｐ°型半導体領域４９で
構成されている。ｐチャネルＭＩＳＦＥＴＱｐは前記ｎ
チャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構造で構成さ
れている。 前記ｐチャネルＭＩＳＦＥＴＱＰが形成される前記１型
ウエル領域３４Ａは前述のように浅い深さで構成され、
このに型ウェル領域３４Ａはその表面からｐチャネルＭ
ＩＳＦＥＴＱｐのｐ°型半導体領域４９の接合深さ（ｘ
ｊ）の２倍までの深さの領域が前記バイポーラトランジ
スタ領域Ｂｉのイ型ウェル領域３４Ｂに比べて高不純物
濃度で構成される。 このゴ型ウェル領域３４Ａの不純物濃度は下層の埋込型
のｄ型半導体領域３１Ａのｎ型不純物のわき上がりによ
り高められている。「型ウェル領域３４Ａの前記表面か
ら接合深さの２倍の深さまでの領域は、ｐチャネルＭＩ
ＳＦＥＴＱｐのｐ°型半導体領域４９とｎ−型ウェル領
域３４Ａとのｐｎ接合部からに型ウェル領域３４Ａ側に
形成される空乏領域が伸びる領域であり、パンチスルー
が発生する領域である１本実施例の混在型半導体集積回
路装置１は表面、の約０．２［μｍ］の領域から〜約０
．８［μｍ］の深い領域の範囲においてパンチスルーが
発生する領域であるので、ゴ型ウェル領域３４Ａは前記
範囲においてイ型ウェル領域３４Ｂの同一領域の不純物
濃度に比べて高い不純物濃度で構成されている。 なお、前記ｐチャネルＭＩＳＦＥＴＱｐのｐ°型半導体
領域４９の接合深さは本実施例の場合約０．５［μｍ］
で構成されている。 前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレイ
ン領域の夫々であるｐ゛型半導体領域４９には層間絶縁
膜５４に形成された接続孔５５を通して配線５７が接続
されている。 このように、（請求項１３−手段８）１型ウエル領域（
真性コレクタ領域）３４Ｂ、埋込型のゴ型半導体領域（
埋込型コレクタ領域）３１Ｂの夫々を基体の深さ方向に
順次配置したバイポーラトランジスタＴ（Ｔｌ、Ｔ２）
と、前記ｎ−型ウェル領域３４Ｂ、埋込型のゴ型半導体
領域３１Ｂ°の夫々と同一層でかつ同一導電型で形成さ
れる「型ウェル領域３４Ａ、埋込型のゴ型半導体領域３
１Ａの夫々を基体の深さ方向に順次配置した領域に形成
されるｐチャネルＭＩＳＦＥＴＱｐとを有する混在型半
導体集積回路装置１において、前記ｐチャネルＭＩＳＦ
ＥＴＱｐを形成するイ型ウェル領域３４Ａの基体表面か
らの深さを、前記バイポーラトランジスタＴのに型ウェ
ル領域（真性コレクタ領域）３４Ｂの基体表面からの深
さに比べて浅く構成する。この構成により、前記ｐチャ
ネルＭＩＳＦＥＴＱＰを形成する領域のｎ−型ウェル領
域３４Ａを浅くし、このイ型ウェル領域３４Ａに比べて
高不純物濃度の埋込型のｄ型半導体領域３１Ａの基体表
面からの深さを浅くすることができるので、ｎ−型ウェ
ル領域３４Ａの表面側の不純物濃度を高めて前記ｐチャ
ネルＭＩＳＦＥＴＱｐのパンチスルーを低減しく又は短
チヤネル効果を低減し）、ｐチャネルＭＩＳＦＥＴＱＰ
の高集積化を図ることができると共に、前記バイポーラ
トランジスタＴの真性コレクタ領域であるｎ−型ウェル
領域３４Ｂを深くし、このπ型ウェル領域３４Ｂの主面
部に形成されるｐ型ベース領域（ｐ型半導体領域４２．
ｐ”型半導体領域４９）と埋込型のゴ型半導体領域３
１Ｂとを離隔することができるので、Ｐ型ベース領域と
ｎ型コレクタ領域とのｐｎ接合耐圧を向上し、バイポー
ラトランジスタＴの高耐圧化を図ることができる。 また、前記ｐチャネルＭＩＳＦＥＴＱＰは、パンチスル
ーを低減するためにイ型ウェル領域（チャネル形成領域
）３４Ａの主面部に高濃度でｎ型不純物を導入（カウン
タードープ）することがないので、不純物散乱効果を低
減し、ソース−ドレイン間電流量Ｉｄｓを増加すること
ができるので、動作速度の高速化を図ることができる。 前記混在型半導体集積回路装置１のＤＲＡＭのメモリセ
ルアレイＭＡには、第１図及び第１０図（要部平面図）
に示すように、メモリセルＭが行列状に複数配置されて
いる。 メモリセルＭのメモリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱ
ｓは、第１図、第１０図及び第１１図（所定の製造工程
における要部平面図）に示すように、素子間分離用絶縁
膜３６及びｐ型チャネルストッパ領域３７で周囲を囲ま
れた領域内においてｐ−型ウェル領域３５の主面部に構
成されている。 ｐ−型ウェル領域３５の底部には、前
記ｎチャネルＭＩＳＦＥＴＱｎが形成されたメ型ウェル
領域３５と同様に、埋込型のｐ°型半導体領域３２が設
けられている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓは、主にｐ−型
ウェル領域（チャネル形成領域）３５、ゲート絶縁膜４
３、ゲート電極４４．ソース領域及びドレイン領域であ
る一対のｎ型半導体領域４５で構成されている。このメ
モリセル選択用Ｍ、ｌ５ＦＥＴＱｓは、ソース領域及び
ドレイン領域部分を除き、前記ｎチャネルＭＩＳＦＥＴ
Ｑｎと実質的に同一構造で構成されている。メモリセル
選択用ＭＩＳＦＥＴＱｓのソース領域及びドレイン領域
であるｎ型半導体領域４５は１０ ”［ａｔｏｍｓ／
ａａＪ以下のｎ型不純物（例えばＡｓ）をイオン打込法
で導入することにより形成されている。つまり、ｎ型半
導体領域４５は、ｎ型不純物の導入による結晶欠陥数を
低減し、かつ導入後の熱処理で前記結晶欠陥を充分に回
復し、ｐｎ接合部でのリーク電流量すなわち情報蓄積用
容量素子Ｃの情報となる電荷のリーク量を低減するよう
に構成されている。このｎ型半導体領域４５は低不純物
濃度で形成されているので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓはｎチャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ
構造で構成される。 前記ゲート電極４４は第１０図及び第１１図に示すよう
に行方向に延在するワード線（Ｗ Ｌ ）４４と一体に
構成されている。つまり、前記ゲート電極４４、ワード
線４４の夫々は同一導電層で形成されている。 ワード線４４は行方向に配置された複数のメモリセルＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓの夫々のゲート電
極４４を接続するように構成されている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４
４のゲート長寸法はワード線４４の幅寸法に比べて太く
構成されている６例えば、ゲート電極４４のゲート長寸
法は １．０［μｍ］に対してワード線４４の幅寸法は
０．６［μｍｌで構成されている。 本実施例の混在型半導体集積回路装置１は最小加工寸法
を０．６［μｍ］としている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（相補性
データ線の接続側）のｎ型半導体領域４５には層間絶縁
膜５４に形成された接続孔５５を通して相補性データ線
（ＤＬ）５７が接続されている。この−方のｎ型半導体
領域４５と相補性データ線５７とはゴ型半導体領域５６
を介在させて接続されている。このｄ型半導体領域５６
、一方のｎ型半導体領域４５の夫々は一体に構成されて
いる。ｎ″型半導体領域５６は、接続孔５５に規定され
た領域内において、ｐ−型ウェル領域３５の主面部にｎ
型不純物を導入することにより形成されている。このｎ
゛型半導体領域５６は、前記接続孔５５、素子間分離用
絶縁膜３６の夫々が製造工程におけるマスク合せずれを
生じても、相補性データ線５７とメ型ウェル領域３５と
が短絡しないように構成されている。また、ｄ型半導体
領域５６は相補性データ線５７、一方のｎ型半導体領域
４５の夫々の接続抵抗値を低減することができる。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの他方（
情報蓄積用容量素子Ｃの接続側）のｎ型半導体領域４５
は後述する情報蓄積用容量素子Ｃの下層電極層５１と接
続され、間者の接続にはゴ型半導体領域５１Ａを介在さ
せている。このゴ型半導体領域５１Ａは他方のｎ型半導
体領域４５と一体に構成されている。ゴ型半導体領域５
１Ａは、前記下層電極層５１を接続する接続孔５０に規
定された領域内において、前記下層電極層５１に導入さ
九たｎ型不純物をｆ型ウェル領域３５の主面部に拡散す
ることにより形成されている。このｄ型半導体領域５１
Ａは他方のｎ型半導体領域４５と下層電極層５１との接
続抵抗値を低減できるように構成されている。また、ゴ
型半導体領域５１Ａは、他方のｎ型半導体領域４５とｆ
型ウェル領域３５とのｐｎ接合部に付加される寄生容量
を増加し、情報蓄積用容量素子Ｃの電荷蓄積量を増加で
きるように構成されている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４
４の上層には符号を付けない絶縁膜（酸化珪素膜）が設
けられ、この絶縁膜、ゲート電極４４の夫々の側壁には
サイドウオールスペーサ４７が設けられている。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第１図、
第１０図及び第１２図（所定の製造工程における要部平
面図）に示すように、主に下層電極層５１、誘電体膜５
２、上層電極層５３の夫々を順次積層して構成されてい
る。つまり、情報蓄積用容量素子Ｃは所謂スタックド構
造（積層型：５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層５１の一部（中央部分）はメモリセル選択用ＭＩＳＦ
ＥＴＱｓの他方のｎ型半導体領域４５に接続されている
。この接続は図示しない層間絶縁膜に形成された接続孔
及びサイドウオールスペーサ４７で規定された接続孔５
０を通して行われている。 接続孔５０の列方向の開口サイズはメモリセル選択用Ｍ
ＩＳＦＥＴＱＳのゲート電極４４、それに隣接するワー
ド線４４の夫々の離隔寸法で規定されている。 前記スタックド構造の情報蓄積用容量素子Ｃの下層電極
層５１は例えばＣＶＤ法で堆積した多結晶珪素膜で形成
し、この多結晶珪素膜には抵抗値を低減するｎ型不純物
（Ａｓ或はＰ）が高濃度に導入されている。下層電極層
５１は、下地の段差形状を利用し、かつ側壁を利用して
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を
増加するために、例えば２００〜４００［ｎｍ］程度の
比較的厚い膜厚で形成されている。この下層電極Ｍ５１
は製造工程における第２層目のゲート配線形成工程によ
り形成される。前記下層電極層５１の平面形状は。 第１０図及び第１２図に示すように、相補性データ線５
７が延在する列方向に長い長方形状で構成されている。 前記下層電極層５１には、第１２図に示すように。 前記ｎ型半導体領域４５と相補性データ線５７との接続
側に平面方形状に形成された領域から平面方向に突出す
る補正パターン５１Ａが設けられている。 下層電極層５１を加工するエツチングマスク（フォトレ
ジスト膜）は、前記接続領域において下層電極層５１間
隔が広い領域で発生する回折現象によりサイズが縮小さ
れてしまう、このため、下層電極層５１のサイズが所定
の設定値よりも小さくなるので、スタックド構造の情報
蓄積用容量素子Ｃの電荷蓄積量が低下する。そこで、補
正パターン５１Ａは、予じめサイズの縮小分を見込んで
下層電極層５１のサイズを大きくするように構成されて
いる。 補正パターン５１Ａは、レイアウト的に下層電極層５１
間に余裕がある前記接続側に配置されているが、これに
限定されず、前述の位置と反対側に配置してもよい、な
お、現実の下層電極層５１の平面形状は方形状の角部分
がかなり落ちるので、全体的にまるみを有するように形
成される。 誘電体膜５２は、基本的には下層電極層（多結晶珪素膜
）５１の上層（表面上）にＣＶＤ法で堆積させた窒化珪
素膜、この窒化珪素膜を高圧で酸化した酸化珪素膜を積
層した２層構造で構成されている。 実際には、誘電体膜５２は、下ＷＩ組電極５１である多
結晶珪素膜の表面に自然酸化珪素膜（５［ｎｍ１未満の
非常に薄い膜厚なので図示しない）が形成されるので、
自然酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を順次
積層した３７Ｈ１造で構成されている。前記誘電体膜３
４の下層の窒化珪素膜は、ＣＶＤ法で堆積されるので、
下地の下層電極層５１の結晶状態や段差形状に影響され
ず、下地に対して独立なプロセス条件で形成することが
できる。つまり、窒化珪素膜は、下層電極層５１の表面
を窒化して形成した窒化珪素膜に比べて、絶縁耐圧が高
く、単位面積当りの欠陥数が少ないので、リーク電流が
非常に少ない。しかも、窒化珪素膜は酸化珪素膜に比べ
て誘電率が高い特徴がある。上層の酸化珪素膜は、非常
に良質な膜で形成することができるので、前記窒化珪素
膜の前記特性をさらに向上させることができる。また、
後に詳述するが、酸化珪素膜は、高圧酸化（１、５〜１
０ ［ｔｏｌｌＦ）で形成されるので、常圧酸化に比べ
て短い酸化時間つまり熱処理時間で形成することができ
る。 誘電体膜５２は、下層電極Ｊ’１５１の上面及び側壁に
沿って設けられており、下層電極層５１の側壁部分を利
用して高さ方向に面積を稼いでいる。誘電体膜５２の面
積の増加はスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を向上することができる。 この誘電体膜５２の平面形状は上層電極層５３の平面形
状で規定され、実質的に上層電極層５３と同一形状で構
成されている。 前記上層電極層５３は誘電体膜５２を介在させて下層電
極層５１を覆うようにその上部に設けられている。上層
電極層５３は隣接する他のメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの上層電極層５３と一体に構
成されている。上層電極１５３には電源電圧１／２Ｖｃ
ｃが印加されている。上層電極層５３は例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｎ型不純物が導入されている。こ
の上Ｍ電極層５３は製造工程における第３層目のゲート
配線形成工程により形成される。上層電極層５３は例え
ば前記下層電極層５１とほぼ同等の膜厚で形成されてい
る。 前記メモリセルＭは第１０図、第１１図及び第１２図に
示すように列方向に隣接する他の１個のメモリセルＭと
接続されている。つまり、列方向に隣接する２個のメモ
リセルＭは、夫々のメモリセル選択用ＭＩＳＦＥＴＱｓ
の一方のｎ型半導体領域４５を一体に構成し、その部分
を中心に反転パターンで構成されている。この２個のメ
モリセルＭは行方向に配置され、この２個のメモリセル
Ｍと行方向に隣接する他の２個のメモリセルＭとは列方
向に２分の１ピツチずれて配置されている。 前記相補性データ線５７は前記スタックド構造の情報蓄
積用容量素子Ｃの上層電極層５３上に層間絶縁膜５４を
介在させて配置されている。相補性データ線５７は前記
配線５７と同一層で形成されている。 この相補性データ線５７上には層間絶縁膜５８を介在さ
せてシャント用ワード線（Ｗ Ｌ ）６０を配置してい
る。シャント用ワード線６０は、図示しないが、数十〜
数百個のメモリセルＭ毎に相当する所定領域において、
ワード線（Ｗ Ｌ ）４４に接続されている。 ワード線４４はメモリセルアレイＭＡにおいて延在方向
に複数個に分割されており、シャント用ワード線６０は
前記分割された複数個の夫々のワード線４４に接続され
ている。シャント用ワード線６０は。 ワード線４４の抵抗値を低減し、情報書込み動作。 情報読出し動作の夫々においてメモリセルＭの選択速度
を速くできるように構成されている。このシャント用ワ
ード線６０は前記配線６０と同一導電層で形成される。 前記混在型半導体集積回路装置１の入力部ＩＮには、第
１図に示すよう、に、前述の第８図に示す静電気破壊防
止回路Ｉが配置されている。この静電気破壊防止回路■
のクランプ用ＭＩＳＦＥＴＱＣは、第１図、第１３図（
入力部の具体的な要部平面図）及び第１４図（第１３図
のＸＩＶ−ＸＩＶ切断線で切った断面図）に示すように
、素子間分離用絶縁膜３６及びｐ型チャネルストッパ領
域３７で周囲を規定された領域内においてｐ−型ウェル
領域３５の主面に設けられている。このｐ−型ウェル領
域３５の下部には埋込型のＰ°型半導体領域３２が設け
ら九ている。クランプ用ＭＩＳＦＥＴＱｃは、主にｉ型
ウェル領域３５（チャネル形成領域）、ゲート絶縁膜４
３、ゲート電極４４、ソース領域及びドレイン領域であ
るｄ型半導体領域４０で構成されている。 このクランプ用ＭＩＳＦＥＴＱｃは基本的には前述のｎ
チャネルＭＩＳＦＥＴＱｎとほぼ同一構造で構成されて
いる。つまり、クランプ用ＭＩＳＦＥＴＱｃはｉ型ウェ
ル領域３５、ゲート絶縁ＷＡ４３、ゲート電極４４の夫
々をｎチャネルＭＩＳＦＥＴＱｎのそれと同一層（同一
製造工程）で構成している。 また、クランプ用ＭＩＳＦＥＴＱｃのドレイン領域、ソ
ース領域の夫々であるゴ型半導体領域４０は前述のバイ
ポーラトランジスタＴｌ、Ｔ２の夫々のｎ型コレクタ領
域であるコレクタ電位引上げ用ゴ型半導体領域４０と同
一層（同一製造工程）で構成されている。このクランプ
用ＭＩＳＦＥＴＱｃのｄ型半導体領域４０の底部はバイ
ポーラトランジスタＴのコレクタ電位引上げ用ゴ型半導
体領域４０の底部と同様に埋込型のＰ°型半導体領域３
２に接触させている。この入力部ＩＮに設けられた埋込
型のｐ゛型半導体領域３２はバイポーラトランジスタＴ
の周囲を囲む素子分離領域の埋込型のｐ°型半導体領域
３２と同一層（同一製造工程）で構成されている。 前記バイポーラトランジスタＴのコレクタ電位引上げ用
ゴ型半導体領域４０は埋込型のｄ型半導体領域（埋込コ
レクタ領域）３１Ｂからコレクタ電流を引き上げる目的
でそれと接触する深い接合深さで形成され、との埋込型
のゴ型半導体領域３１Ｂと実質的に同等の深さに埋込型
のＰ°型半導体領域３２が形成されるので、前記クラン
プ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃのゴ型半導体領域
４０の底部は埋込型のＰ°型半導体領域３２に簡単に接
触させることができる。 クランプ用ＭＩＳＦＥＴＱｃのドレイン領域であるゴ型
半導体領域４０は、ゴ型半導体領域４８、配線５７の夫
々を介在させて入力信号用外部端子ＢＰとして使用され
る配線６０に接続されている。一方、クランプ用ＭＩＳ
ＦＥＴＱｃのソース領域であるゴ型半導体領域４０、ゲ
ート電極４４の夫々は配線５７（ゲート電極４４側は図
示しない）を介在させて基準電位Ｖｓｓに接続されてい
る。 クランプ用ＭＩＳＦＥＴＱｃのゲート絶縁膜４３のゲー
ト長方向の端部は、第１図に示すように、前記ゲート絶
縁膜４３に比べて厚い膜厚の絶縁膜４１が設けられてい
る。絶縁膜４１はソース領域、ドレイン領域の夫々であ
るに型半導体領域４０の主面を酸化した酸化珪素膜で形
成されている。この絶縁膜４１は、ゲート電極４４とド
レイン領域であるゴ型半導体領域４０との間に発生する
ミラー容量を低減することができる。また、クランプ用
ＭＩＳＦＥＴ Ｑ ｃは、ソース領域、ドレイン領域の
夫々であるゴ型半導体領域４０に対して絶縁膜４１が自
己整合で形成され、この絶縁膜４１とゲート電極４４と
が重合してせ、絶縁膜４１でゲート長寸法を規定された
領域内においてゲート電極４４は機能するので、このゲ
ート電極４４に対してゴ型半導体領域４０を自己整合で
形成している。 静電気破壊防止回路Ｉの保護抵抗素子Ｒは主に前記ゴ型
半導体領域４８で構成されている。この保護抵抗素子Ｒ
であるゴ型半導体領域４８は接続孔５５を通して一端側
を前記入力信号用外部端子ＢＰに接続される配線５７に
接続している。また、このゴ型半導体領域４８の他端側
はクランプ用ＭＩＳＦＥＴ Ｑ ｃのドレイン領域であ
るｄ型半導体領域４０に接続（一体化）さ九ている。こ
の保護抵抗素子Ｒであるｄ型半導体領域４８は前記ｎチ
ャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域
であるｎ。 型半導体領域４８と同一層（同一製造工程）で構成され
ている。保護抵抗素子Ｒであるゴ型半導体領域４８は前
記クランプ用ＭＩＳＦＥＴＱｃのゴ型半導体領域４０に
比べて浅い接合深さで形成される。保護抵抗素子Ｒであ
るゴ型半導体領域４８の一端側つまり配線５７との接続
部分はに型ウェル領域３４Ｂの主面部に設けられている
。つまり、このｎ°型半導体領域４８の一端側は同一導
電型でかつそれに比べて低不純物濃度のｎ−型ウェル領
域３４Ｂを介在させてその下部に配置された埋込型のｐ
゛型半導体領域３２と接触している。保護抵抗素子Ｒで
あるゴ型半導体領域４８の他端側つまりクランプ用ＭＩ
ＳＦＥＴＱｃのドレイン領域であるｄ型半導体領域４０
との接続部分はｐ−型ウェル領域３５の主面部に設けら
れている。 静電気破壊防止回路■のダイオード素子Ｄ１は前記保護
抵抗素子Ｒであるｎ°型半導体領域４８とｐ−型ウェル
領域３５とのｐｎ接合部に寄生的に形成される。このダ
イオード素子Ｄ１は、高不純物濃度のゴ型半導体領域４
８と低不純物濃度のｐ−型ウェル領域３５とのｐｎ接合
で形成されるので、高い接合耐圧（ブレークダウン電圧
）で構成される０本実施例のダイオード素子Ｄ工は約２
０［Ｖ］径程度接合耐圧を有する。 ダイオード素子Ｄ２は前記クランプ用ＭＩＳＦＥＴＱｃ
のドレイン領域であるゴ型半導体領域４０と埋込型のｐ
゛型半導体領域３２とのｐｎ接合部に寄生的に形成され
る。このダイオード素子Ｄ２は、高不純物濃度のゴ型半
導体領域４０と高不純物濃度の埋込型のｐ°型半導体領
域３２どのｐｎ接合で形成されるので、低い接合耐圧で
構成される。ダイオード素子りよけ約１５［Ｖ］径程度
接合耐圧を有する。 ダイオード素子り、は保護抵抗素子Ｒであるｎ。 型半導体領域４８に接続されたに型ウェル領域３４Ｂと
埋込型のｐ゛型半導体領域３２とのｐｎ接合部に寄生的
に形成される。このダイオード素子り、は、低不純物濃
度のイ型ウェル領域３４Ｂと高不純物濃度の埋込型のｐ
°型半導体領域３２とのｐｎ接合で形成されるので、前
記ダイオード素子Ｄ１に比べてさらに高い接合耐圧で構
成される。ダイオード素子り、は約２５［Ｖ］径程度接
合耐圧を有する。 このｐ電気破壊防止回路Ｉは、入力信号用外部端子側か
ら入力段回路Ｃｉｎに向ってダイオード素子り、、 Ｄ
ｉ、 Ｄ、の夫々を順次配置し１段階的に接合耐圧を小
さくしている。クランプ用ＭＩＳＦＥＴＱｃのゲート絶
縁膜４４は本実施例において１８〜２２［ｎｍｌ程度の
膜厚の酸化珪素膜で形成され、ゲート絶縁膜４４の絶縁
耐圧が約１９［Ｖ］径程度あるので、この絶縁耐圧に比
べて前記ダイオード素子Ｄ２の接合耐圧は小さく設定さ
れている。 また、前記入力信号用外部端子ＢＰに接続される配線５
７と保護抵抗素子Ｒであるｎ°型半導体領域４８との接
続部分の近傍には静電気破壊防止回路■のダイオード素
子Ｄ４が配置されている。このダイオード素子Ｄ４は主
にゴ型半導体領域４０とその底部に接触された埋込型の
ｐ°型半導体領域３２とのｐｎ接合部に寄生的に形成さ
れる。このダイオード素子り、のカソード領域であるゴ
型半導体領域４０は配線５７を通して電源電圧Ｖｃｃに
接続されている。 このように、（７−５）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｊ、ｎとの間に静電気破
壊防止回路１を有する、混在型半導体集積回路装置１に
おいて、前記静電気破壊防止回路Ｉを、基体中に埋込ま
れた前記バイポーラトランジスタＴの素子分離領域と同
一層で形成された埋込型の高不純物濃度のＰ°型半導体
領域３２、及び前記基体の主面部に前記埋込型のｐ゛型
半導体領域３２に底面を接触させて設けられたｐチャネ
ルＭＩＳＦＥＴＱｐの１型ウエル領域３４Ｂと同一層で
形成された低不純物濃度のｎ”型ウェル領域３４Ｂで形
成されたダイオード素子り、と、基体の主面部にｎチャ
ネルＭＩＳＦＥＴＱｎのｐ−型ウェル領域３５と同一層
で形成された低不純物濃度のｐ−型ウェル領域３５、及
びこのｐ−型ウェル領域３５の主面部に前記ｎチャネル
ＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である
ゴ型半導体領域４８と同一層で形成された高不純物濃度
のｎ°型半導体領域４８で構成されたダイオード素子Ｄ
ｉ と、前記基体中に埋込まれた埋込型の高不純物濃度
のｐ°型半導体領域３２゜及び前記基体の主面部に前記
埋込型のｐ°型半導体領域３２に底面を接触させて設け
られた前記バイポーラトランジスタＴのコレクタ電位引
上げ用ｎ°型半導体領域４０と同一層で形成された高不
純物濃度のｒ１″型半導体領域４０で形成されたダイオ
ード素子Ｄ２ とを、前記入力信号用外部端子ＢＰから
入力段回路Ｃｉｎに向って順次並列に配列して構成する
。 この構成により、前記入力信号用外部端子ＢＰに入力さ
れる過大電流を前記ダイオード素子Ｄ３、ＤいＤ２の夫
々で段階的に低減し、しかも前記ダイオード素子Ｄ２の
ｐｎ接合耐圧を入力段回路Ｃｉｎのゲート絶縁膜４３の
静電気破壊耐圧に比べて低くすることができるので、入
力段回路Ｃｉｎの静電気破壊を防止し、混在型半導体集
積回路装置１の静電気破壊耐圧を向上することができる
。また、前記静電気破壊防止回路■のダイオード素子Ｄ
工〜Ｄ３の夫々の形成工程をバイポーラトランジスタＴ
、ｎチャネルＭＩＳＦＥＴＱｎ、ＰチャネルＭＩＳＦＥ
ＴＱｐの夫々を形成する工程で兼用することができるの
で、この静電気破壊防止回路Ｉを形成する工程に相当す
る分、混在型半導体集積回路装置１の製造工程数を低減
することができる。 また、前記静電気破壊防止回路！のクランプ用ＭＩＳＦ
ＥＴＱｃのソース領域、ドレイン領域の夫々を前記ダイ
オード素子Ｄ２のカソード領域側と同一層のｄ型半導体
領域４０で構成する。この構成により、前記ソース領域
、ドレイン領域の夫々であるゴ型半導体領域４０間の離
隔寸法を不純物導入マスクで規定することができるので
、クランプ用ＭＩＳＦＥＴＱｃのチャネル長寸法のばら
つきを低減することができる。 また、前記クランプ用ＭＩＳＦＥＴＱｃのゲート電極４
４のゲート長方向の端部にゲート絶縁膜４３に比べて厚
い膜厚の絶縁膜４１を設ける。この構成により、クラン
プ用ＭＩＳＦＥＴＱｃのゲート電極４４とドレイン領域
であるゴ型半導体領域４０との間に生じるミラー容量を
低減することができるので、入力信号の伝達速度を速め
、混在型半導体集積回路装置１の動作速度の高速化を図
ることができる。 また、図示しないが、第９図に示す出力部の静電気破壊
防止回路■のダイオード素子り、は、前記入力部ＩＮの
静電気破壊防止回路Ｉのダイオード素子Ｄ２と実質的に
同、−構造で構成される。つまり、ダイオード素子Ｄｓ
は、ゴ型半導体領域４０と埋込型のｐ゛型半導体領域３
２とのｐｎ接合部に寄生的に構成される。このダイオー
ド素子Ｄｓのカソード領域であるゴ型半導体領域４０は
、出力段回路Ｃｏｕｔのプッシュプル回路のｎチャネル
ＭＩＳＦＥＴの出力信号用外部端子ＢＰに接続される側
のソース領域、ドレイン領域の夫々である。 次に、前述の混在型半導体集積回路装置１の具体的な製
造方法について、第１５図乃至第３１図（各製造工程毎
に示す要部断面図）を用いて簡単に説明する。 【基体形成工程】 まず、単結晶珪素からなるＰ−型半導体基板３０を用意
する。このｐ−型半導体基板３０は例えば８〜１２［Ω
−３］程度の抵抗値で形成されている。 次に、前記Ｖ型半導体基板３０の全主面上に酸化珪素膜
７０、窒化珪素膜７１の夫々を順次積層する。 下層の酸化珪素膜７０は、下層のｐ−型半導体基板３０
と上層の窒化珪素ｌｌｌ７１との間の応力を緩和し、又
後工程の不純物導入の際のダメージを緩和できるように
構成されている。酸化珪素膜７０は、ｐ−型半導体基板
？ＩＯの主面を例えばスチーム酸化法により酸化し、４
０〜５０［ｎｍ］程度の膜厚で形成する。 上層の窒化珪素膜７１は主に耐酸化マスクとして使用さ
れる。窒化珪素膜７１は、例えばＣＶＤ法で堆積し、４
５〜５５［ｎｍ］程度の膜厚で形成する。 次に、フォトリソグラフィ技術及びエツチング技術を使
用し、バイポーラトランジスタＴ１、Ｔ２、ｐチャネル
ＭＩＳＦＥＴＱＰの夫々の形成領域において、前記上層
の窒化珪素膜７１を部分的に除去し、マスク７１を形成
する。 次に、前記マスク７１及びそれを加工したエツチングマ
スク（フォトレジスト膜）を不純物導入マスクとして用
い、下層の酸化珪素膜７１を通したＰ−型半導体基板３
０の主面部にｎ型不純物３１ｎ１を導入する。ｎ型不純
物３１ ｎ ｉは、例えば１０ ” ’ ［ａｔｏｍｓ
／〔２］程度の不純物濃度のｓｂを使用し、９０〜１１
０［ＫｅＶ］程度のエネルギのイオン打込法で導入する
。 次に、前記マスク７１上の不純物導入マスクを除去し、
前記マスク７１上にｐチャネルＭＩＳＦＥＴＱｐの形成
領域が開口されたマスク７２を形成する。 マスク７２は、主に不純物導入マスクとして使用され、
例えばフォトリソグラフィ技術で形成されたフォトレジ
スト膜で形成する。 次に、前記マスク７２を使用し、第１５図に示すように
、ｐチャネルＭＩＳＦＥＴＱＰの形成領域においで、酸
化珪素膜７０を通してｐ−型半導体基板３０の主面部に
ｎ型不純物３１ｎ２を導入する。ｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域はこのｎ型不純物３１ｎ、、前記ｎ型
不純物３１ｎ工の夫々が導入される。このｎ型不純物３
１ｎ２は、前記ｎ型不純物３１ｎ１に比べて拡散速度が
速い、例えば１０′４［ａｔｏｍｓ／（至）２］程度の
不純物濃度のＰを使用し、１２０〜１３０［ＫｅＶ］程
度のエネルギのイオン打込法で導入する。このｎ型不純
物３１ｎ２を導入した後、前記マスク７２は除去する。 次に、高温度の熱拡散処理を施し、先に導入されたｎ型
不純物３１ｎ１．３１ｎ２の夫々に引き伸し拡散を施し
、ｐ−型半導体基板３０の主面部にｎ°型半導体領域３
１ａ、３１ｂの夫々を形成する。前記熱拡散処理は例え
ば１１００〜１３００ｒ’Ｃ］程度の高温度で約３０公
租度行う、ｎ″型半導体領域３１ａはＰチャネルＭＩＳ
ＦＥＴＱＰの形成領域に形成される。このゴ型半湛体領
域３１ａは、拡散速度の速いｎ型不純物３１ｎ８が導入
されているので、イ型半導体領域３１ｂに比べて深い接
合深さで形成される。 ｎ°型半導体領域３１ｂはバイポーラトランジスタＴ１
、Ｔ２の夫々の形成領域に形成される。このゴ型半導体
領域３１ｂは逆にｎ゛型半導体領域３１ａに比べて浅い
接合深さで形成される。 次に、前記マスク７１を耐酸化マスクとして使用し、ｎ
°型半導体領域３１ａ、３１ｂの夫々の主面上の酸化珪
素膜７０を成長させ、酸化珪素膜７０に比べて厚い膜厚
の酸化珪素膜７０Ａを形成する。この酸化珪素膜７０Ａ
は、約１０００［”Ｃ］径程度スチーム酸化法により形
成し、約３００〜４００［ｎｍ］程度の膜厚で形成する
。酸化珪素１１！ｌ７０Ａは、後工程例えばに型ウェル
領域３４Ａ、３４Ｂの夫々のアライメントターゲットと
しての段差形状をＰ−型半導体基板３０の主面に構成す
るために形成される。また、酸化珪素膜７０Ａは後工程
で形成されるｐ°型半導体領域３２ａを形成するための
不純物導入マスクとしても使用される。 次に、前記マスク７１を除去する。このマスク７１は窒
化珪素膜なので例えば熱リン酸で除去する。 次に、前記酸化珪素膜７０Ａを不純物導入マスクとして
使用し、ｎチャネルＭＩＳＦＥＴＱｎ、メモリセルアレ
イＭＡ、入力部ＩＮの夫々の形成領域において、酸化珪
素膜７Ｇを通してＰ−型半導体基板３０の主面部にｐ型
不純物を導入する。ｐ型不純物は、例えば１０１３［ａ
ｔｏｍｓ／ ｃｍ”１程度の不純物濃度のＢを使用し、
２０〜４０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。 次に、高温度の熱拡散処理を施し、前記ｐ型不純物に引
き伸し拡散を施すことにより、第１６図に示すように、
ｐ゛型半導体領域３２ａを形成する。 このｐ°型半導体領域３２ａは前記ｎ゛型半導体領域３
１ａ、３１ｂの夫々に対して自己整合で形成される。 また、前記熱拡散処理は約１０００［’Ｃ］程度の高温
度で約１０〜２０分径度行う。 次に、前記ｐ−型半導体基板３０の主面上の酸化珪素膜
７０．７０Ａの夫々を除去し、この除去されたｐ−型半
導体基板３０の主面上にｎ−型エピタキシャル層３３を
成長する。π型エピタキシャル層３３は、単結晶珪素で
形成され、例えば２〜４［Ω−ロ］程度の抵抗値で形成
される。この１型工ピタキシヤル層３３は例えば１．４
〜１．６［μｍ］程度の膜厚で形成される。に型エピタ
キシャル層３３の成長により、〆型半導体基板３０の主
面部に形成されたゴ型半導体領域３１ａ、３１ｂの夫々
からｎ型不純物が１型工ピタキシヤル層３３に拡散され
、埋込型のゴ型半導体領域３１Ａ、３１Ｂの夫々が形成
される。また、同様に、ｐ−型半導体基板３０の主面部
に形成されたｐ。 型半導体領域３２ａからｐ型不純物がゴ型エピタキシャ
ル層３３に拡散され、埋込型のｐ°型半導体領域３２が
形成される。この埋込型のｎ°型半導体領域３１Ａ、３
１Ｂの夫々は埋込型のｐ°型半導体領域３２に対して自
己整合で形成される。 また、埋込型のｎ°型半導体領域３１Ａは、拡散速度の
速いｎ型不純物３１ｎ２が導入されているので、埋込型
のゴ型半導体領域３１Ｂに比べて、ｎ−型エピタキシャ
ル層３３側へのわき上がり量が大きい。
向の拡散量がヒ素に比べて大きく、前記配線の形成前に
行われる前洗浄でエミッタ開口のサイズが増加しても、
前記ベース領域と前記配線との短絡を防止することがで
きるので、半導体集積回路装置の電気的信頼性を向上す
ることができると共に、前記エミッタ領域の横方向、縦
方向の夫々の拡散量がリンに比べて小さく、前記エミッ
タ領域、ベース領域、コレクタ領域の夫々の接合深さを
浅くすることができるので、前記エミッタ領域、コレク
タ領域の夫々の間の電流の走行距離を短くし、半導体集
積回路装置の動作速度の高速化を図ることができる。ま
た、前記エミッタ領域とベース領域との間、ベース領域
とコレクタ領域との間の夫々のｐｎ接合面積を低減し、
寄生容量を低減することができるので、より半導体集積
回路装置の動作速度の高速化を図ることができる。 また、前記エミッタ領域、ベース領域、コレクタ領域の
夫々の接合深さを浅くし、バイポーラトランジスタの占
有面積を縮小することができるので、半導体集積回路装
置の集積度を向上することができる。 上述した手段（２）によれば、前記バイポーラトランジ
スタのエミッタ領域、バリアメタル層、配線の夫々を形
成する工程をＭＩＳＦＥＴのソース領域及びドレイン領
域、バリアメタル層、配線の夫々を形成する工程で兼用
することができるので、半導体集積回路装置の製造工程
数を低減することができると共に、前記エミッタ領域を
イオン打込法による不純物の導入で形成し、熱拡散法に
よる不純物の導入（ポリシリコンエミッタ法）に比べて
不純物濃度の制御性を向上することができるので、前記
バイポーラトランジスタのエミッタ接地電流増幅率（ｈ
□）のばらつきを低減し、半導体集積回路装置の電気的
信頼性を向上することができると共に、前記エミッタ領
域、ソース領域及びドレイン領域の夫々と配線との合金
化反応を防止し、アロイスパイク現象を防止することが
できるので、半導体集積回路装置の電気的信頼性をより
向上することができる。 上述した手段（３）によれば、前記外部端子に入力され
る過大電流を前記第１、第２ダイオード素子の夫々で段
階的に低減し、しかも前記第２ダイオード素子のｐｎ接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第１、
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型ＭＩＳＦＥＴの夫々を形成する工程で
兼用することができるので、この静電気破壊防止回路を
形成する工程に相当する分。 半導体集積回路装置の製造工程数を低減することができ
る。 上述した手段（４）によれば、前記外部端子に入力され
る過大電流を前記第３．第２ダイオード素子の夫々で段
階的に低減し、しかも前記第２ダイオード素子のｐｎ接
合耐圧を入力段回路の素子の静電気破壊耐圧に比べて低
くすることができるので、入力段回路の静電気破壊を防
止し、半導体集積回路装置の静電気破壊耐圧を向上する
ことができる。また、前記静電気破壊防止回路の第３゜
第２ダイオード素子の夫々の形成工程をバイポーラトラ
ンジスタ、相補型ＭＩＳＦＥＴの夫々を形成する工程で
兼用することができるので、この静電気破壊防止回路を
形成する工程に相当する分、半導体集積回路装置の製造
工程数を低減することができる。 上述した手段（５）によれば、前記外部端子に入力され
る過大電流を前記第３、第１、第２ダイオード素子の夫
々の３段階で低減することができるので、前記静電気破
壊防止回路の静電気破壊耐圧をより向上することができ
る。 上述した手段（６）によれば、前記クランプ用ＭＩＳＦ
ＥＴのドレイン領域、ソース領域の夫々を第４半導体領
域で形成する場合、前記ドレイン領域、ソース領域の夫
々の間のチャネル長寸法のばらつきを低減することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。また、クランプ用ＭＩＳＦＥＴのソース領域
を第２半導体領域で形成する場合、チャネル形成領域側
への回り込みを小さくすることができるので、半導体集
積回路装置の集積度を向上することができる。 上述した手段のによれば、前記クランプ用ＭＩＳＦＥＴ
のドレイン領域とゲート電極との間に生じるミラー容量
を低減することができるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図ることができ
る。 上述した手段（８）によれば、前記ＭＩＳＦＥＴを形成
する領域のウェル領域を浅くし、前記ウェル領域に比べ
て高不純物濃度の埋込型半導体領域の基板表面からの深
さを浅くすることができるので、前記ＭＩＳＦＥＴのパ
ンチスルーを低減しく短チヤネル効果を低減し）、Ｍ
Ｉ Ｓ ＦＥＴの高集積化を図ることができると共に、
前記バイポーラトランジスタの真性コレクタ領域を深く
し、この真性コレクタ領域の主面部に形成されるベース
領域と埋込型コレクタ領域とを離隔することができるの
で、ベース領域とコレクタ領域との接合耐圧を向上し、
バイポーラトランジスタの高耐圧化を図ることができる
。また、前記ＭＩＳＦＥＴは、パンチスルーを低減する
ためにチャネル形成領域に高濃度で不純物を導入（カウ
ンタードープ）することがないので、不純物散乱効果を
低減し、ソース−ドレイン間電流量を増加することがで
きるので、動作速度の高速化を図ることができる。 上述した手段（９）によれば、前記第２不純物の拡散速
度が前記第１不純物のそれに比べて大きく、前記ＭＩＳ
ＦＥＴの形成領域の埋込型半導体領域の基板の深さ方向
の寸法を前記バイポーラトランジスタの埋込型半導体領
域のそれに比べて大きくすることができるので、ＭＩＳ
ＦＥＴの形成領域のウェル領域を浅くし、バイポーラト
ランジスタの真性コレクタ領域の深さを深くすることが
できる。 上述した手段（１０）によれば、前記素子間分離用絶縁
膜中に不純物が取り込まれる量を低減し、前記素子間分
離用絶縁膜下のチャネルストッパ領域の不純物濃度を高
くすることができるので、寄生ＭＯ８のしきい値電圧を
高くして素子間分離能力を向上し、集積度を向上するこ
とができると共に、前記素子間分離用絶縁膜中に不純物
が取り込まれる量を低減し、前記チャネルストッパ領域
の不純物濃度を過剰に高くする必要がないので、チャネ
ルストッパ領域を形成する不純物の活性領域側への回り
込み量を低減して前記ＭＩＳＦＥＴの狭チャネル効果を
低減し、集積度を向上することができる。 上述した手段（１１）によれば、前記第１ＭＩＳＦＥＴ
の第１半導体領域と前記ウェル領域の下部の埋込型半導
体領域とを離隔し、この第１ＭＩＳＦＥＴの第１半導体
領域に付加される寄生容量を低減することができるので
、半導体集積回路装置の動作速度の高速化を図ることが
できると共に、前記第１半導体領域と配線との製造工程
におけるマスク合せずれが生じても、前記第２半導体領
域を介在させて前記第２ＭＩＳＦＥＴの第１半導体領域
と配線とを確実に接続することができるので、配線とウ
ェル領域との短絡を防止し、半導体集積回路装置の電気
的信頼性を向上することができる。 上述した手段（１２）によれば、前記Ｄ ＲＡＭのメモ
リセルの情報蓄積用容量素子の細溝で基板の深さ方向に
電荷蓄積量を増加することができるので、メモリセル面
積を縮小し、半導体集積回路装置の集積度を向上するこ
とができ、前記バイポーラトランジスタの分離領域の細
溝で基板の深さ方向に離隔寸法を確保することができる
ので、分離面積を縮小し、半導体集積回路装置の集積度
を向上することができ、しかも、前記ＤＲＡＭのメモリ
セルの情報蓄積用容量素子の細溝と前記バイポーラトラ
ンジスタの分離領域の細溝とを同一製造工程で形成する
ことができるので、半導体集積回路装置の製造工程数を
低減することができる。 上述した手段（１３）によれば、前記ウェル領域に発生
するノイズをウェル領域に比べて抵抗値が低い埋込型半
導体領域を介在させて吸収することができるので、ＤＲ
ＡＭの情報書込み動作、情報読出し動作の夫々の誤動作
を防止することができ、又前記ウェル領域のメモリセル
アレイ内でのウェル電位の分布を均一化することができ
るので、メモリセルのメモリセル選択用ＭＩＳＦＥＴの
しきい値電圧の変動を低減することができ、−半導体集
積回路装置の電気的信頼性を向上することができる。 上述した手段（１４）によれば、前記エミッタ開口内の
実質的にすべての領域を前記遷移金属膜又は遷移金属シ
リサイド膜で満たし、前記エミッタ開口の段差部分で配
線の断面々積を増加することができるので、エミッタ開
口を縮小してこれに伴ってエミッタ領域の面積を縮小し
、バイポーラトランジスタの占有面積を縮小して半導体
集積回路装置の集積度を向上することができる。また、
前記遷移金属膜又は遷移金属シリサイド膜は、前記アル
ミニウム配線又はアルミニウム合金配線に比べてエレク
トロマイグレーション耐圧が高いので、さらにエミッタ
開口の面積を縮小し、半導体集積回路装置の集積度をよ
り向上することができる。また、前記遷移金属膜又は遷
移金属シリサイド膜はエミッタ領域とアルミニウム配線
又はアルミニウム合金配線との合金化反応を防止するこ
とができるので、アロイスバイ久現象を防止することが
できる。 上述した手段（１５）によれば、前記バイポーラトラン
ジスタは、真性コレクタ領域の基板表面からの深さを浅
くし、電流の走行距離を短くすることができるので、ベ
ース遮断周波数を高め、バイポーラトランジスタの動作
速度の高速化を図ることができると共に、前記ＭＩＳＦ
ＥＴは、ウェル領域の基板表面からの深さを深くシ、前
記ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々と前
記埋込型半導体領域とを離隔することができるので、前
記ソース領域、ドレイン領域の夫々に付加される寄生容
量を低減し、ＭＩＳＦＥＴの動作速度の高速化を図るこ
とができる。 上述した手段（１６）によれば、前記相補性データ線に
付加される寄生容量を低減し、前記相補性データ線の充
放電々流量を低減することができるので、ＤＲＡＭの消
費電力を低減し、結果的に半導体集積回路装置の消費電
力を低減することができる。また、消費電力を低減する
ことができるので、前記半導体集積回路装置の集積度を
向上することができる。 上述した手段（１７）によれば、前記周辺回路に延在す
る信号配線（例えばクロック系信号配線）は、断面々積
を増加して抵抗値を低減することができるので、信号伝
達速度を速め、半導体集積回路装置の動作速度の高速化
を図ることができる。 上述した手段（１８）によれば、前記電源配線は、断面
々積を増加して抵抗値を低減することができるので、ノ
イズを低減し、誤動作を防止して。 半導体集積回路装置の電気的信頼性を向上することがで
き、又充分な配線幅寸法を確保することができるので、
マイグレーション耐圧を確保し、断線不良を防止して、
半導体集積回路装置の電気的信頼性を向上することがで
きる。 上述した手段（１９）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の実質的に電流が流れる領域の抵
抗値を低減し、電流の流れる時間を短縮することができ
るので、ベース遮断周波数を高め、バイポーラトランジ
スタの動作速度の高速化を図ることができると共に、前
記コレクタ領域のエミッタ領域の直下部分以外の領域は
低不純物濃度で構成され、コレクタ領域とベース領域と
のｐｎ接合部に形成される寄生容量を低減することがで
きるので、よりベース遮断周波数を低減し、バイポーラ
トランジスタの動作速度の高速化を図ることができる。 上述した手段（２０）によれば、前記コレクタ領域のエ
ミッタ領域の直下部分の高不純物濃度の領域を形成する
不純物導入マスクを形成する工程をエミッタ開口を形成
する工程で兼用することができるので、このマスクを形
成する工程に相当する分、半導体集積回路装置の製造工
程数を低減することができる。 以下１本発明の構成について、 ４ ［Ｍｂｉｔ］の
大容量を有するＤＲＡＭを搭載する混在型半導体集積回
路装置に本発明を適用した実施例とともに説明する。 なお、実施例を説明するための全図において、同−機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 （実施例Ｉ） 本発明の実施例■である混在型半導体集積回路袋！（Ｂ
ｉ−ＣＭＯ８）１を封止する樹脂封止型半導体装置を第
２図（部分断面平面図）で示す。 第２図に示すように、混在型半導体集積回路袋！！！（
半導体ペレット）１はＳ ＯＪ （Ｓｍａｌｌ ０ｕｔ
−１ｉｎｅ Ｊ−ｂｅｎｄ）型の樹脂封止型半導体装置
２で封止されている。混在型半導体集積回路装置１は樹
脂封止型半導体装置２のタブ３Ａの表面上に接着剤を介
在させて塔載されている。 前記混在型半導体集積回路装置１は、例えば１５．２２
［ｍｍｌＸ５．９１［ｍｍｌの平面長方形状で構成され
ている。この混在型半導体集積回路装置１は３５０［ｍ
ｉｌ］の樹脂封止型半導体装［２に封止されている。混
在型半導体集積回路装置１に搭載されるＤＲＡＭの主面
には １ ［ｂｉｔｌの情報を記憶するメモリセル（記
憶素子）を行列状に複数配置したメモリセルアレイが配
置されている。このＤＲＡＭは４［Ｍｂｉｔ］の大容量
で構成されている。 前記メモリセルアレイ以外において、前記ＤＲＡＭの主
面には直接周辺回路及び間接周辺回路が配置されている
。直接周辺回路は、メモリセルの情報書込み動作や情報
読出し動作を直接制御する回路であり、ロウアドレスデ
コーダ回路、カラムアドレスデコーダ回路、セシスアン
プ回路等が含まれる６間接周辺回路は、前記直接周辺回
路の動作を間接的に制御する回路であり、クロック信号
発生回路、バッファ回路等が含まれる。 前記混在型半導体集積回路装置１の最つども周辺部にお
いて、平面長方形状の短辺側、長辺側の中央部分の夫々
には外部端子（ポンディングパッド）ＢＰが配列されて
いる。この外部端子ＢＰはボンディングワイヤ４を介在
させてインナーリード３Ｂに接続されている。ボンディ
ングワイヤ４はアルミニウム（ＡＱ）ワイヤを使用する
。また。 ボンディングワイヤ４としては、金（Ａｕ）ワイヤ、銅
（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆
した被覆ワイヤ等を使用してもよい、ボンディングワイ
ヤ４は、この方法に限定されないが、熱圧着に超音波振
動を併用したボンディング法によりボンディングされて
いる。 前記インナーリード３Ｂはアウターリード３Ｃに一体に
構成されている。このインナーリード３Ｂ、アウターリ
ード３Ｃ１前記タブ３Ａの夫々はリードフレームから切
断されかつ成型されて構成されている。リードフレーム
は例えばＣｕ、Ｆｅ−Ｎ１（例えばＮｉ含有率４２又は
５０［％］）合金等で形成されている。前記タブ３Ａの
互いに対向する短辺の夫々にはタブ吊りリード３Ｄが連
結されている。 前記アウターリード３Ｃは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号を規定されてい
る。同第２図中、左上端は１番端子、左下端は１５番端
子、右下端は１６番端子、右上端は３０番端子である。 つまり１本実施例■の樹脂封止型半導体装置２は、１番
端子から３０番端子まで順次配列された、合計３０端子
（３０ピン）で構成されている。 前記１番端子にはアドレス信号Ａ１３．２番端子にはア
ドレス信号Ａｉ２．３番端子にはアドレス信号Ａ□い４
番端子にはアドレス信号Ａ １ｇ、５番端子にはアドレ
ス信号Ａ、の夫々が印加される。６番端子にはＡ１．７
番端子にはアドレス信号Ａ２．８番端子にはアドレス信
号Ａ０，９番端子にはアドレス信号Ａい１０番端子には
アドレス信号Ａ０の夫々が印加される。１１番端子には
ロウアドレスストローブ信号ＲＦ、１２番端子にはカラ
ムアドレスストローブ信号ＣＥ、１３番端子にはアウト
プットイネーブル信号ＯＥ、１４番端子にはライトイネ
ーブル信号ＷＥの夫々が印加される。１５番端子には基
準電圧Ｖｓｓ例えば回路の接地電位０［ｖ］が印加され
る。 １６番端子にはデータ出力信号Ｄｏｕｔ 、１７番端子
にはデータ入力信号Ｄｉｎの夫々が印加される。 １８番端子にはアドレス信号Ａ１．．１９番端子にはア
ドレス信号Ａ１．．２０番端子にはアドレス信号Ａ １
１の夫々が印加される。２１番端子にはアドレス信号゛
Ａい２２番端子にはアドレス信号Ａ、。 ２３番端子にはアドレス信号Ａ２□、２４番端子にはア
ドレス信号Ａ、、２５番端子にはアドレス信号Ａ７の夫
々が印加されている。２６番端子にはアドレス信号Ａ、
、２７番端子にはアドレス信号Ａ、１２８番端子にはア
ドレス信号Ａ１１２９番端子にはアドレス信号Ａ８．の
夫々が印加されている。３０番端子には電源電圧Ｖｃｃ
例えば回路の動作電圧５ ［Ｖ］が印加されている。 前記混在型半導体集積回路袋［１，タブ３Ａ。 ボンディングワイヤ４、インナーリード３Ｂ及びタブ吊
りリード３Ｄは樹脂封止部５で封止される。 樹脂封止部５は、例えば、低応力化を図るために、フェ
ノール系硬化剤、シリコーンゴム及びフィラーが添加さ
れたエポキシ系樹脂を使用する。シリコーンゴムはエポ
キシ系樹脂の熱膨張率を低下させる作用がある。フィラ
ーは、球形の酸化珪素粒で形成され、同様に熱膨張率を
低下させる作用がある。 前記混在型半導体集積回路装置１は、同第２図に示すよ
うに、右下部分にベレットネーム部ＩＡが設けられてい
る。ベレットネーム部ＩＡは例えば製品名、機種、製造
番号等を記載している。このペレットネームＩＡは後述
する導電膜或は絶縁膜で形成されている。 次に、前記樹脂封止型半導体装置２に封止された混在型
半導体集積回路袋Ｗ１１の概略構成を第３図（チップレ
イアウト図）で示す。 第３図に示すように、混在型半導体集積回路装置１の中
央部の表面上にはＤＲＡＭのメモリセルアレイ（Ｍ Ａ
）１１が配置されている。このメモリセルアレイ１１は
、混在型半導体集積回路装置１の上部に４分割されたメ
モリセルアレイＩＩＡ〜１１０、下部に４分割されたメ
モリセルアレイＩＩＥ〜ＩＩＩ（、合計８分割されてい
る。つまり、ＤＲＡＭは８マツト構成を採用している。 前記８分割されたメモリセルアレイＩＩＡ〜ＩＩＨの夫
々はさらに２分割され、メモリセルアレイ１１は合計１
６個のメモリセルアレイＭＡに細分化されている。この
１６個に細分化されたうちの１つのメモリセルアレイＭ
Ａは２５６ ［Ｋｂｉｔｌの容量で構成されている。 前記１６個に細分化されたうちの２個のメモリセルアレ
イＭＡの間には夫々カラムアドレスデコーダ回路（Ｙ
Ｄ Ｅ Ｃ）１２及びセンスアンプ回路（ＳＡ）１３の
一部が配置されている。センスアンプ回路１３は相補型
ＭＩＳＦＥＴ（０ＭＯ８）で構成サレ、センスアンプ回
路１３の一部はｎチャネルＭＩＳＦＥＴで構成されてい
る。センスアンプ回路１３の他部であるｐチャネルＭＩ
ＳＦＥＴは前記一部と対向した位置においてメモリセル
アレイＭＡの端部に配置されている。センスアンプ回路
１３の一端側からは相補性データ線（２本のデータ線）
がメモリセルアレイＭＡ上に延在しており、本実施例の
ＤＲＡＭはフォールデッドビットライン方式（２交点方
式）で構成されている。 前記１６個に細分化されたメモリセルアレイＭＡの夫々
の中央側の一端にはロウアドレスデコーダ回路（Ｘ Ｄ
Ｅ Ｃ）１４及びワードドライバ回路（図示しない）
が配置されている。前記ロウアドレスデコーダ回路１４
の近傍にはデータ線プリチャージ回路１５．コモンソー
ス切換スイッチ回路１６、ワード線プリチャージ回路１
７の夫々、が配置されている。 前記１６個に細分化されたメモリセルアレイＭＡの夫々
の周辺側の他端にはコモンソース切換スイッチ回路１８
が配置されている。 これら１６個に細分化されたメモリセルアレイＭＡの周
辺に配置された回路１２〜１８はＤＲＡＭの直接周辺回
路として構成されている。 前記ＤＲＡＭの上辺には上辺周辺回路１９、下辺には下
辺周辺回路２０が配置されている。ＤＲＡＭの上側に配
置された８分割されたうちの４個のメモリセルアレイＩ
ＩＡ〜ＩＩＤと下側に配置された４個のメモリセルアレ
イＩＩＥ〜ＩＩＨとの間には中通周辺回路２１が配置さ
れている。これらの周辺回路１９〜２１はＤＲＡＭの間
接周辺回路として構成されている。 次に、前述した混在型半導体集積回路袋［１のＤＲＡＭ
の間接周辺回路の具体的な回路配置について、第４図（
要部拡大レイアウト図）を用いて簡単に説明する。また
、同第４図には外部端子ＢＰに印加される信号名を併せ
て示す。 第４図に示すように、前記間接周辺回路の上辺周辺回路
１９の夫々の回路は基本的には各信号が印加される外部
端子ＢＰの近傍に配置されている。 １９０１はＹ系冗長回路、 １９０２はＶ、発生回路、
１９０３はセンスアンプ制御回路、１９０４はＹアドレ
スバラフッ回路、１９０５はＹプリデコーダ回路である
。１９０６はコモンソース駆動回路、１９０７は■１１
発生回路（Ｖｌ、ジェネレータ回路）である。■□発生
回路１９０７は例えば−２，５〜−３，５［Ｖｌの電位
を生成する回路である。１９０８はカラムアドレススト
ローブ系クロック発生回路、１９０９は基板電位検出回
路、１９１０はＨＶＣ発生回路、１９１１はテストモー
ド制御回路である。 前記間接周辺回路の中込周辺回路２０の夫々の回路は同
様に基本的には各信号が印加される外部端子ＢＰの近傍
に配置されている。 ２００１はコモンソースショート
回路、 ２００２はＸアドレスバッファ回路、２００３
はＷＥバッファ回路、２００４は出力制御回路、２００
５は４ビツトテスト回路である。 ２００６はセンスア
ンプ制御回路、２００７はＸ系冗長回路、 ２００８は
Ｘ系プリデコーダ回路、２００９はＹ系制御信号発生回
路、２０１０はカラムアドレスストローブ系クロック発
生回路である。 ２０１１はリフレッシュ信号バッファ
回路、 ２０１２は冗長プリチャージ回路、２０１３は
Ｖ。発生回路、２０１４はメモリセルアレイ選択信号発
生回路である。 前記間接周辺回路の下辺周辺回路２１の夫々の回路は同
様に基本的には各信号が印加される外部端子ＢＰの近傍
に配置されている。 ２１０１は書込み用メインアンプ
回路、２１０２は読出し用メインアンプ回路、２１０３
はコモンソース駆動回路、２１０４はＺ系アドレスバッ
ファ回路、２１０５は基板電位検出回路である。 ２１
０６はカラムアドレスストローブ系バッファ回路、２１
０７はカラムアドレスストローブ系クロック発生回路、
２１０８はテストモード制御回路、２１０９はアウトプ
ットイネーブル系回路、２１１０はマルチビットテスト
回路である。２１１１はＺ系プリデコーダ回路、２１１
２．２１１５の夫々はメインアンプ制御回路、２１１３
は出力選択回路、２１１４は出力制御回路である。２１
１６はセンスアンプ制御回路、２１１７はＡＬマスタ制
御回路、２１１８はデータ人力バッファ・データ出力バ
ッファ回路、２１１９はＶ□２発生回路である。 次に、前記ＤＲＡＭの細分化されたメモリセルアレイＭ
Ａの要部及びその周辺回路の要部について、第５図（要
部等価回路図）を用いて説明する。 第５図に示すように、フォールデッドビットライン方式
を採用するＤＲＡＭはメモリセルアレイＭＡにおいて相
補性データ線ＤＬ、ＤＬを列方向に延在させている。こ
の相補性データ線ＤＬは行方向に複数組配置されている
。相補性データ線ＤＬはセンスアンプ回路（ＳＡ）１３
に接続されている。 前記メモリセルアレイＭＡにおいて、ワード線ＷＬは相
補性データ線ＤＬと交差する行方向に延在させている。 ワード線ＷＬは列方向に複数本配置されている。図示し
ていないが、夫々のワードＭＷＬはロウアドレスバッフ
ァ回路（Ｘ Ｄ Ｅ Ｃ）１４に接続され選択されるよ
うに構成されている。 相補性データ線ＤＬの夫々とワード線ＷＬとの交差部に
は １ ［ｂｉｔ］の情報を記憶するメモリセル（記憶
素子）Ｍが配置されている。メモリセルＭはメモリセル
選択用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用容量素
子Ｃとの直列回路で構成されている。 メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓは一
方の半導体領域を相補性データ線ＤＬに接続している。 他方の半導体領域は情報蓄積用容量素子Ｃの一方の電極
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１／２Ｖｃｃに接続されている。電源電圧１／２Ｖｃ
ｃは前記基準電圧Ｖｓｓと電源電圧Ｖｃｃとの中間電位
約２．５［Ｖｌである。電源電圧１／２Ｖｃｃは、情報
蓄積用容量素子Ｃの電極間に加わる電界強度を低減し。 誘電体膜の絶縁耐圧の劣化を低減することができる。 前記センスアンプ回路１３は前記相補性データ線ＤＬで
伝達されるメモリセルＭの情報を増幅するように構成さ
れている。センスアンプ回路１３で増幅された情報はカ
ラムスイッチ用ｎチャネルＭＩＳＦＥＴＱｙを通してコ
モンデータ線Ｉ１０、Ｉｌｏの夫々に出力される。カラ
ムスイッチ用ＭＩＳＦＥＴＱｙはカラムアドレスデコー
ダ回路（ＹＤＥＣ）１２で制御される。 前記コモンデータ線Ｉ１０は書込み用メインアンプ回路
２１０１、読出し用メインアンプ回路２１０２の夫々に
接続されている。このメインアンプ回路２１０１、２１
０２の夫々はスイッチ用ＭＩＳＦＥＴ （符号は付けな
い）、入出力信号線ＤＯＬ、ＤＯＬ、データ入力バッフ
ァ・データ出力バッファ回路（Ｄｉｎ、ＤｏＢ）２１１
Ｂの夫々を通して入力信号用外部端子（Ｄｉｎ）ＢＰ、
出力信号用外部端子（Ｄｏｕｔ）ＢＰの夫々に接続され
ている。 次に、前記第４図に示すＤＲＡＭの間接周辺回路のうち
、下辺周辺回路２１の読出し用メインアンプ回路２１０
２の要部を第６図（等価回路図）、カラムアドレススト
ローブ系バッファ回路２１０６の要部を第７図（等価回
路図）の夫々で示す。 前記混在型半導体集積回路袋［１は、動作速度の高速化
及び高駆動能力化を図り、かつ高集積化及び低消費電力
化を図るために、周辺回路の一部をバイポーラトランジ
スタ及び相補型ＭＩＳＦＥＴで構成している。第６図に
示すように、読出し用メインアンプ回路２１０２は、バ
イポーラトランジスタ及びＭＩＳＦＥＴを主体とするＥ
ＣＬゲート回路で構成されている。この読出し用メイン
アンプ回路２１０２には抵抗素子及び容量素子を有する
。 同第６図中、Ｓｉｎは入力信号、５ｏｕｔは出力信号。 Ｓｃｍ、５ｃ、の夫々は制御信号である。 また、第７図に示すように、カラムアドレスストローブ
系バッファ回路２１０６は、入力側を相補型ＭＩＳＦＥ
Ｔ、出力側をバイポーラトランジスタで構成した、Ｂ１
−ＣＭＯＳゲート回路で構成されている。同第７図中、
Ｓｃａは入力クロック信号、Ｓｃ４は出力クロック信号
である。 前記混在型半導体集積回路装置１の入力部は第８図（等
価回路図）、出力部は第９図（等価回路図）に夫々示す
。 第８図に示すように、混在型半導体集積回路装置１の入
力部例えばデータ入力バッファ・データ出力バッファ回
路２１１８は入力段回路Ｃｉｎを入力信号用外部端子Ｂ
Ｐに接続している。入力段回路Ｃ１ｎは１図示しないが
１例えばＣＭＯＳインバータ回路で構成されている。入
力信号用外部端子ＢＰと入力段回路Ｃｉｎとの間には静
電気破壊防止回路Ｉが設けられている。 前記静電気破壊防止回路Ｉは主に保護抵抗素子Ｒ、クラ
ンプ用ＭＩＳＦＥＴＱｃ及びダイオード素子Ｄ４〜Ｄ、
で構成されている。保護抵抗素子Ｒは外部端子ＢＰと入
力段回路Ｃｉｎとの間に直列に配置されている。この保
護抵抗素子Ｒは静電気破壊を生じるような過大電流をな
まらせる作用がある。クランプ用ＭＩＳＦＥＴＱｃはｎ
チャネルで構成されている。このクランプ用ＭＩＳＦＥ
ＴＱＣはドレイン領域を入力段回路Ｃｉｎ、保護抵抗素
子Ｒを介在させて外部端量ＢＰの夫々に接続している。 また、クランプ用ＭＩＳＦＥＴＱｃはソース領域、ゲー
ト電極の夫々を基準電位Ｖｓｓに接続している。このク
ランプ用ＭＩＳＦＥＴＱｃは前記過大電流を半導体基板
側に吸収するように構成されている。ダイオード素子り
、〜Ｄ３の夫々は。 外部端子ＢＰと入力段回路Ｃｉｎとの間にカソード領域
が接続され、並列に配置されている。ダイオード素子Ｄ
８〜Ｄ、の夫々のアノード領域は、半導体基板に接続さ
れ、基板電位ｖａａに接続されている。ダイオード素子
り、〜Ｄ３の夫々は、前記過大電流を半導体基板側に吸
収するように構成されている。一方、ダイオード素子り
、は、カソード領域を電源電圧Ｖｃｃに接続し、アノー
ド領域をダイオード素子Ｄ□〜Ｄつの夫々と並列に接続
している。 このダイオード素子Ｄ４は前記過大電流を電源電圧Ｖｃ
ｃに吸収できるように構成されている。 この静電気破壊防止回路ｌは、入力信号用外部端子ＢＰ
に入力された過大電流をなまらせかつ吸収し、入力段回
路Ｃｉｎのゲート絶縁膜の破壊つまり静電気破壊を防止
するように構成されている。 第９図に示すように、混在型半導体集積回路装置１の出
力部例えばデータ入力バッファ・データ出力バッファ回
路２１１８は出力段回路Ｃｏｕｔを出力信号用外部端子
ＢＰに接続している。出力段回路Ｃｏｕｔはその出力段
がｎチャネルＭＩＳＦＥＴを直列に接続したプッシュプ
ル回路（ドライバ回路）で構成されている。このプッシ
ュプル回路の一方のｎチャネルＭＩＳＦＥＴのソース領
域、他方のｎチャネルＭＩＳＦＥＴのドレイン領域の夫
々が前記外部端子ＢＰに接続されている。出力段回路Ｃ
ｏｕｔには出力信号Ｓ ｏｕｔが入力される。この出力
信号Ｓ ｏｕｔはＣＭＯＳインバータ回路（図中、ｐチ
ャネルＭＩＳＦＥＴは矢印を付けである。以後の回路図
において同じ）を介在させてプッシュプル回路の一方の
ｎチャネルＭＩＳＦＥＴのゲート電極に反転出力信号と
して入力される。また、出力信号Ｓ ｏｕｔはプッシュ
プル回路の他方のｎチャネルＭＩＳＦＥＴのゲート電極
に直接入力される。 出力信号用外部端子ＢＰと出力段回路Ｃｏｕｔとの間に
は静電気破壊防止回路■が配置されている。 この静電気破壊防止回路■はダイオード素子り。 で構成されている。このダイオード素子り、は、カソー
ド領域を外部端子ＢＰ、出力段回路Ｃｏｕｔの夫々に並
列に接続し、アノード領域を基板電位Ｖ ａ ｓに接続
している。ダイオード素子り、は、前記入力部の静電気
破壊防止回路Ｉのダイオード素子Ｄ２ と同様の構造で
構成される。この静電気破壊防止回路■は出力信号用外
部端子ＢＰに入力される過大電流を半導体基板側に吸収
するように構成されている。 次に、前述の混在型半導体集積回路袋［１の具体的な構
造について、第１図（要部断面図）を用いて簡単に説明
する。同第１図中には、左側から右側に向って、混在型
半導体集積回路袋［１の入力部ＩＮ、ＣＭＯ８領域ＣＭ
Ｏ８、バイポーラトランジスタ領域Ｂｉ、ＤＲＡＭのメ
モリセルアレイ領域ＭＡの夫々を示している。 第１＠に示すように、混在型半導体集積回路袋！！１１
は単結晶珪素からなるＰ−型半導体基板３０及びその主
面上に成長させたイ型エピタキシャル層３３で形成され
た基体で構成されている。 混在型半導体集積回路袋！！！１のバイポーラトランジ
スタ形成領域ＢｉにはバイポーラトランジスタＴ１、Ｔ
２の夫々が配置されている。バイポーラトランジスタＴ
１、Ｔ２の夫々は素子分離領域で囲まれた領域内におい
てｐ−型半導体基板３０の主面に設けられでいる。素子
分離領域は、ｐ−型半導体基板３０、埋込型のｐ°型半
導体領域３２、Ｐ−型ウェル領域３５、ｐ型チャネルス
トッパ領域３７及び素子量分雇用絶縁膜３６で構成され
る。この素子分離領域を構成する埋込型のＰ゛型半導体
領域３２は、ｐ゛型半導体基板３０とイ型エピタキシャ
ルＭ３３との間に設けられている。ｐ−型ウェル領域３
５は１型工ピタキシヤル層３３の主面部にその底面が埋
込型のｐ°型半導体領域３２に接触（接続）するように
構成されている。ｐ型チャネルストッパ領域３７は前記
ｐ−型ウエル領域３５の主面部に設けられている。素子
間分離用絶縁膜３６は前記ｐ−型ウエル領域３５の主面
上に設けられている。この素子間分離用絶縁膜３６はｐ
−型ウェル領域３５の主面を選択的に酸化することによ
り形成した酸化珪素膜で形成されている。 前記バイポーラトランジスタＴ１、Ｔ２の夫々はｎ型コ
レクタ領域、ｐ型ベース領域及びｎ型エミッタ領域から
なる縦型構造のｎｐｎ型で構成されている。バイポーラ
トランジスタＴ１は高周波特性で構成され、バイポーラ
トランジスタＴ２は高耐圧で構成されている。 ｎ型コレクタ領域は、埋込型のゴ型半導体領域３１Ｂ、
イ型ウェル領域３４Ｂ又はｎ型ウェル領域３４Ｂ、及び
コレクタ電位引き上用ゴ型半導体領域４゜で構成されて
いる。埋込型のｄ型半導体領域３１Ｂはｐ−型半導体基
板３０とｎ−型エピタキシャル層３３との間に設けられ
ている。この埋込型のゴ型半導体領域３１Ｂは前記埋込
型のｐ°型半導体領域３２に対して自己整合で形成され
ている。前記ｎ−型ウェル領域３４Ｂ、ｎ型ウェル領域
３４Ｂの夫々は、真性コレクタ領域として使用され、１
型工ピタキシヤル層３３の主面部に設けられている。こ
のｎ−型ウェル領域３４Ｂ、ｎ型ウエル領域３４Ｂの夫
々は前記ｐ−型ウエル領域３５に対して自己整合で形成
されている。 コレクタ電位引上げ用ｎ°型半導体領域４ｏは、その底
面を前記埋込型のｎ°型半導体領域３１Ｂに接触し。 埋込型のｄ型半導体領域３１Ｂのコレクタ電位を基板表
面に取り出せるように構成されている。 バイポーラトランジスタＴ１の真性コレクタ領域である
ｎ型ウェル領域３４ＢはバイポーラトランジスタＴ２の
それに比べて高不純物濃度で形成されている。つまり、
バイポーラトランジスタＴ１は、真性コレクタ領域の抵
抗値を小さくすることができるので、高周波特性を高め
ることができる。 これに対して、バイポーラトランジスタＴ２の真性コレ
クタ領域であるπ型ウェル領域３４Ｂはバイポーラトラ
ンジスタＴ１のそれに比べて低不純物濃度で形成されて
いる。つまり、バイポーラトランジスタＴ２は、真性コ
レクタ領域とｐ型ベース領域とのｐｎ接合耐圧を高める
ことができるので、高耐圧化を図ることができる。 ｐ型ベース領域は真性ベース領域として使用されるｐ型
半導体領域４２及びグラフトベース領域として使用され
るｐ°型半導体領域４９で構成されている。ｐ型半導体
領域４２、ｐ°型半導体領域４９の夫々は一体に構成さ
れ、夫々ゴ型ウェル領域３４Ｂ又はｎ型ウェル領域３４
Ｂの主面部に設けられている。 ｎ型エミッタ領域はゴ型半導体領域５６で構成されてい
る。ｎ″型半導体領域５６は前記ｐ型ベース領域の真性
ベース領域であるｐ型半導体領域４２の主面部に設けら
れている。このゴ型半導体領域５６は後述する層間絶縁
膜５４に形成された接続孔（エミッタ開口）５５に平面
形状を規定され形成されている。 前記ｎ型コレクタ領域のコレクタ電位引上げ用ｄ型半導
体領域４０には１層間絶縁膜５４に形成された接続孔５
５を通して配線５７が接続されている。同様に、ｐ型ベ
ース領域のグラフトベース領域であるｐ°型半導体領域
４９、ｎ型エミッタ領域であるｎ。 型半導体領域５６の夫々は層間絶縁膜５４に形成された
接続孔５５を通して配線５７が接続されている。 前記層間絶縁膜５４は例えば酸化珪素膜５４Ａ、ＢＰ
Ｓ Ｇ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−８ｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜５４Ｂの夫々を順次積層した２層構
造で構成されている。下層の酸化珪素膜５４Ａは上層の
ＢＰＳＧ腹５４ＢのＢやＰが下層の素子に漏れることを
防止するために設けられている。酸化珪素膜５４Ａは例
えば有機シランガスをソースガスとする、又は無機シラ
ンガス及び酸化窒素ガスをソースガスとするＣＶＤ法で
堆積する。上層のＢＰＳＧＩＩは、下層の素子と上層の
導電届との絶縁分離を行いかつ表面を平坦化できるよう
に構成されている。このＢＰＳＧ膜は、ＣＶＤ法で堆積
し、デンシファイ及びリフローが施される。 前記配線５７は製造工程における第１層目の配線形成工
程で形成される。この配線５７は、遷移金属シリサイド
膜５７Ａ、アルミニウム合金膜５７Ｂ、遷移金属シリサ
イド膜５７Ｇの夫々を順次積層した３層構造で構成され
ている。前記遷移金属シリサイド膜５７Ａ、５７Ｇの夫
々としては例えばＭｏＳｉ、膜を使用する。また、遷移
金属シリサイド１Ｉ５７Ａ、５７Ｇの夫々としてはＴａ
ｘｉ、膜、ＴｉＳｉ、膜又はＷＳｉ２を使用してもよい
、また、下層の遷移金属シリサイド膜５７Ａに変えて遷
移金属窒化膜例えばＴｉＮ膜を使用してもよい。 前記配線５７の下層の遷移金属シリサイド膜５７Ａは、
基板（珪素）と配線５７との接続部分において珪素のエ
ピタキシャル層が成長されることを防止し、接続部の抵
抗値を低減できるように構成されている。中層のアルミ
ニウム合金膜５７Ｂは、配線５７の主体として構成され
、アルミニウムに銅（Ｃｕ）及び珪素（Ｓｉ）を添加し
ている。前記Ｃｕはマイグレーション現象を低減できる
作用がある。前記Ｓｉはアロイスパイク現象を低減でき
る作用がある。 上層の遷移金属シリサイド膜５７Ｃは、その下層のアル
ミニウム合金膜５７Ｂの表面に比べて光反射率を低下さ
せることができる。つまり、上層の遷移金属シリサイド
膜５７Ｃは、フォトリングラフィ技術において、エツチ
ングマスク（フォトレジスト膜）の露光時の回折現象を
低減し、エツチングマスクのサイズの変動を低減するこ
とができるので、配線５７の加工精度を向上できるよう
に構成されている。また、上層の遷移金属シリサイド膜
５７Ｃは中層のアルミニウム合金膜５７Ｂの表面に発生
するアルミヒルロックを低減できるように構成されてい
る。 前記配線５７の上層には層間絶縁膜５８を介在させて配
線６０が設けられている。配線６０は、この領域におい
ては図示していないが、層間絶縁膜５８に形成された接
続孔５９を通して下層の配線５７に接続されている。層
間絶縁膜５８は、第１図には細詳に示していないが、例
えばプラズマＣＶＤ法で堆積した酸化珪素膜、５ＯＧ（
Ｓｐｉｎ Ｏｎ旦１ａｓｓ）法で塗布及びベーク処理を
施した酸化珪素膜、プラズマＣＶＤ法で堆積した酸化珪
素膜の夫々を順次積層した３層構造で構成されている。 この層間絶＃Ｃ膜５８は主に中層の酸化珪素膜で表面の
平坦化を図るように構成されている。 前記配、ｌｓｏは製造工程における第２層目の配線形成
工程により形成されている。この配線６０は。 前記配線５７と実質的に同様に、遷移金属シリサイド膜
６０Ａ、アルミニウム合金膜６０Ｂ、遷移金属シリサイ
ド膜６０Ｇの夫々を順次積層した３層構造で構成されて
いる。 前記混在型半導体集積回路装置１のＣＭＯ８領域ＣＭＯ
５にはｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳ
ＦＥＴＱＰの夫々が配置されている。 ｎチャネルＭＩＳＦＥＴＱｎは素子間分離用絶縁１１！
１３６及びｐ型チャネルストッパ領域３７で周囲を囲ま
れた領域内においてＶ型ウェル領域３５の主面に構成さ
れている。素子間分離用絶縁膜３６はｐ−型ウェル領域
３５の主面を酸化した酸化珪素膜で形成されている。ｐ
型チャネルストッパ領域３７は素子間分離用絶縁膜３６
下においてｐ−型ウェル領域３５の主面部に設けられて
いる。前記ｐ−型ウエル領域３５の底部にはそれに接触
（接続）された埋込型のｐ°型半導体領域３２が設けら
れている。この埋込型のｐ゛型半導体領域３２は、Ｐ−
型、ウェル領域３５の一部として使用され、Ｐ−型ウェ
ル領域３５の不純物濃度に比べて高不純物濃度に設定さ
れている。つまり、埋込型のＰ°型半導体領域３２は、
ｐ−型ウェル領域３５の底部分の比抵抗値を低減するこ
とができるので。 ＣＭＯＳに特有の寄生サイリスタ動作を防止できるよう
に構成されている。ｐ°型ウェル領域３５．埋込型のｐ
°型半導体領域３２．Ｐ型チャネルストッパ領域３７の
夫々はバイポーラトランジスタ領域Ｂｉの素子分離領域
のｐ−型ウェル領域３５、埋込型のｐ。 型半導体領域３２、ｐ型チャネルストッパ領域３７の夫
々と同一層で形成されている。 前記ｎチャネルＭＩＳＦＥＴＱｎは、主にｐ−型ウェル
領域３５、ゲート絶縁膜４３、ゲート電極４４、ソース
領域及びドレイン領域である一対のｎ型半導体領域４５
及び一対のｎ°型半導体領域４８で構成されている。 前記ｐ”型ウェル領域３５はチャネル形成領域として使
用される。ゲート絶縁膜４３はｐ−型ウェル領域３５の
主面を酸化して形成した酸化珪素膜で形成されている。 ゲート電極４４は多結晶珪素膜及びその上層に遷移金属
シリサイド膜（高融点金属シリサイド膜）を積層した複
合膜で構成されている。このゲート電極４４は、前記複
合膜に限定されず、多結晶珪素膜、遷移全席シリサイド
膜或は遷移金属膜（高融点金属膜：Ｍｏ、’ｒｉ、Ｔａ
、Ｗ）、又は多結晶珪素膜の上層に遷移金属シリサイド
膜或は遷移金属膜を積層した複合膜で構成してもよい。 ゲート電極４４は製造工程における第１層目のゲート配
線形成工程により形成されている２゜ 低不純物濃度のｎ型半導体領域４５は高不純物濃度のｎ
°型半導体領域４８とチャネル形成領域との間に設けら
れている。このｎ型半導体領域４５はｎチャネルＭＩＳ
ＦＥＴＱｎを所謂Ｌ Ｄ Ｄ （Ｌ ｉｇｈｔｌｙＤ
ｏｐａｄ Ｄ ｒａｉｎ）構造に構成する。ｎ型半導体
領域４５はゲート電極４４に対して自己整合で形成され
ている。高不純物濃度のゴ型半導体領域４８は前記ゲー
ト電極４４の側壁にそれに対して自己整合で形成された
サイドウオールスペーサ４７に対して自己整合で形成さ
れている。サイドウオールスペーサ４７は例えば酸化珪
素膜で形成されている。 ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのソース領
域、ドレイン領域の夫々であるゴ型半導体領域４８には
層間絶縁膜５４に形成された接続孔５５を通して配線５
７が接続されている。配線５７は前記バイポーラトラン
ジスタ領域Ｂｉに形成される配ＲＩＡ５７と同一層で形
成されている。 前記ｐチャネルＭＩＳＦＥＴＱｐは素子間分離用絶縁膜
３６で周囲を囲まれた領域内において「型ウェル領域３
４Ａの主面に構成されている。に型ウェル領域３４Ａの
底部にはそれに接触（接続）された埋込型のｄ型半導体
領域３１Ａが設けられている。 この埋込型のｎ°型半導体領域３１Ａは、ｒｒ型ウェル
領域３４Ａの一部として使用され、ゴ型ウェル領域３４
Ａの不純物濃度に比べて高不純物濃度に設定されている
。埋込型のｐ°型半導体領域３２と同様に、埋込型のゴ
型半導体領域３１Ａは、Ｔｒ型ウェル領域３４Ａの底部
分の比抵抗値を低減し、寄生サイリスタ動作を防止でき
るように構成されている＋＋ｎ型ウ型用エル領域３４Ａ
、埋込型型半導体領域３１Ａの夫々はバイポーラトラン
ジスタ領域Ｂｉのに型ウェル領域（真性コレクタ領域）
３４Ｂ、埋込型のイ型半導体領域（埋込型コレクタ領域
）３１Ｂの夫々と実質的に同一層で形成されている。前
記埋込型のゴ型半導体領域３１Ａは、バイポーラトラン
ジスタ領域Ｂｉの埋込型のｄ型半導体領域３１Ｂに比べ
て、基板の深さ方向のサイズが大きく構成されている。 つまり、埋込型のゴ型半導体領域３１Ａは、それを形成
するｎ型不純物（本実施例の場合、Ｐ）をπ型ウェル領
域３４Ａ側に積極的にわき上がらせている。 この結果、ｐチャネルＭＩＳＦＥＴＱＰが形成されるｎ
−型ウェル領域３４Ａの表面からの深さ（埋込型のゴ型
半導体領域３１Ａまでの深さ）は、前記バイポーラトラ
ンジスタ領域Ｂｉのｎ−型ウェル領域３４Ｂの深さに比
べて浅く構成される。 ｐチャネルＭＩＳＦＥＴＱｐは、主にｎ−型ウェル領域
（チャネル形成領域）３４Ａ、ゲート絶縁膜４３゜ゲー
ト電極４４、ソース領域及びドレイン領域である一対の
ｐ型半導体領域４６及び一対のｐ°型半導体領域４９で
構成されている。ｐチャネルＭＩＳＦＥＴＱｐは前記ｎ
チャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構造で構成さ
れている。 前記ｐチャネルＭＩＳＦＥＴＱＰが形成される前記１型
ウエル領域３４Ａは前述のように浅い深さで構成され、
このに型ウェル領域３４Ａはその表面からｐチャネルＭ
ＩＳＦＥＴＱｐのｐ°型半導体領域４９の接合深さ（ｘ
ｊ）の２倍までの深さの領域が前記バイポーラトランジ
スタ領域Ｂｉのイ型ウェル領域３４Ｂに比べて高不純物
濃度で構成される。 このゴ型ウェル領域３４Ａの不純物濃度は下層の埋込型
のｄ型半導体領域３１Ａのｎ型不純物のわき上がりによ
り高められている。「型ウェル領域３４Ａの前記表面か
ら接合深さの２倍の深さまでの領域は、ｐチャネルＭＩ
ＳＦＥＴＱｐのｐ°型半導体領域４９とｎ−型ウェル領
域３４Ａとのｐｎ接合部からに型ウェル領域３４Ａ側に
形成される空乏領域が伸びる領域であり、パンチスルー
が発生する領域である１本実施例の混在型半導体集積回
路装置１は表面、の約０．２［μｍ］の領域から〜約０
．８［μｍ］の深い領域の範囲においてパンチスルーが
発生する領域であるので、ゴ型ウェル領域３４Ａは前記
範囲においてイ型ウェル領域３４Ｂの同一領域の不純物
濃度に比べて高い不純物濃度で構成されている。 なお、前記ｐチャネルＭＩＳＦＥＴＱｐのｐ°型半導体
領域４９の接合深さは本実施例の場合約０．５［μｍ］
で構成されている。 前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域、ドレイ
ン領域の夫々であるｐ゛型半導体領域４９には層間絶縁
膜５４に形成された接続孔５５を通して配線５７が接続
されている。 このように、（請求項１３−手段８）１型ウエル領域（
真性コレクタ領域）３４Ｂ、埋込型のゴ型半導体領域（
埋込型コレクタ領域）３１Ｂの夫々を基体の深さ方向に
順次配置したバイポーラトランジスタＴ（Ｔｌ、Ｔ２）
と、前記ｎ−型ウェル領域３４Ｂ、埋込型のゴ型半導体
領域３１Ｂ°の夫々と同一層でかつ同一導電型で形成さ
れる「型ウェル領域３４Ａ、埋込型のゴ型半導体領域３
１Ａの夫々を基体の深さ方向に順次配置した領域に形成
されるｐチャネルＭＩＳＦＥＴＱｐとを有する混在型半
導体集積回路装置１において、前記ｐチャネルＭＩＳＦ
ＥＴＱｐを形成するイ型ウェル領域３４Ａの基体表面か
らの深さを、前記バイポーラトランジスタＴのに型ウェ
ル領域（真性コレクタ領域）３４Ｂの基体表面からの深
さに比べて浅く構成する。この構成により、前記ｐチャ
ネルＭＩＳＦＥＴＱＰを形成する領域のｎ−型ウェル領
域３４Ａを浅くし、このイ型ウェル領域３４Ａに比べて
高不純物濃度の埋込型のｄ型半導体領域３１Ａの基体表
面からの深さを浅くすることができるので、ｎ−型ウェ
ル領域３４Ａの表面側の不純物濃度を高めて前記ｐチャ
ネルＭＩＳＦＥＴＱｐのパンチスルーを低減しく又は短
チヤネル効果を低減し）、ｐチャネルＭＩＳＦＥＴＱＰ
の高集積化を図ることができると共に、前記バイポーラ
トランジスタＴの真性コレクタ領域であるｎ−型ウェル
領域３４Ｂを深くし、このπ型ウェル領域３４Ｂの主面
部に形成されるｐ型ベース領域（ｐ型半導体領域４２．
ｐ”型半導体領域４９）と埋込型のゴ型半導体領域３
１Ｂとを離隔することができるので、Ｐ型ベース領域と
ｎ型コレクタ領域とのｐｎ接合耐圧を向上し、バイポー
ラトランジスタＴの高耐圧化を図ることができる。 また、前記ｐチャネルＭＩＳＦＥＴＱＰは、パンチスル
ーを低減するためにイ型ウェル領域（チャネル形成領域
）３４Ａの主面部に高濃度でｎ型不純物を導入（カウン
タードープ）することがないので、不純物散乱効果を低
減し、ソース−ドレイン間電流量Ｉｄｓを増加すること
ができるので、動作速度の高速化を図ることができる。 前記混在型半導体集積回路装置１のＤＲＡＭのメモリセ
ルアレイＭＡには、第１図及び第１０図（要部平面図）
に示すように、メモリセルＭが行列状に複数配置されて
いる。 メモリセルＭのメモリセル選択用Ｍ Ｉ Ｓ ＦＥＴＱ
ｓは、第１図、第１０図及び第１１図（所定の製造工程
における要部平面図）に示すように、素子間分離用絶縁
膜３６及びｐ型チャネルストッパ領域３７で周囲を囲ま
れた領域内においてｐ−型ウェル領域３５の主面部に構
成されている。 ｐ−型ウェル領域３５の底部には、前
記ｎチャネルＭＩＳＦＥＴＱｎが形成されたメ型ウェル
領域３５と同様に、埋込型のｐ°型半導体領域３２が設
けられている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓは、主にｐ−型
ウェル領域（チャネル形成領域）３５、ゲート絶縁膜４
３、ゲート電極４４．ソース領域及びドレイン領域であ
る一対のｎ型半導体領域４５で構成されている。このメ
モリセル選択用Ｍ、ｌ５ＦＥＴＱｓは、ソース領域及び
ドレイン領域部分を除き、前記ｎチャネルＭＩＳＦＥＴ
Ｑｎと実質的に同一構造で構成されている。メモリセル
選択用ＭＩＳＦＥＴＱｓのソース領域及びドレイン領域
であるｎ型半導体領域４５は１０ ”［ａｔｏｍｓ／
ａａＪ以下のｎ型不純物（例えばＡｓ）をイオン打込法
で導入することにより形成されている。つまり、ｎ型半
導体領域４５は、ｎ型不純物の導入による結晶欠陥数を
低減し、かつ導入後の熱処理で前記結晶欠陥を充分に回
復し、ｐｎ接合部でのリーク電流量すなわち情報蓄積用
容量素子Ｃの情報となる電荷のリーク量を低減するよう
に構成されている。このｎ型半導体領域４５は低不純物
濃度で形成されているので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓはｎチャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ
構造で構成される。 前記ゲート電極４４は第１０図及び第１１図に示すよう
に行方向に延在するワード線（Ｗ Ｌ ）４４と一体に
構成されている。つまり、前記ゲート電極４４、ワード
線４４の夫々は同一導電層で形成されている。 ワード線４４は行方向に配置された複数のメモリセルＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓの夫々のゲート電
極４４を接続するように構成されている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４
４のゲート長寸法はワード線４４の幅寸法に比べて太く
構成されている６例えば、ゲート電極４４のゲート長寸
法は １．０［μｍ］に対してワード線４４の幅寸法は
０．６［μｍｌで構成されている。 本実施例の混在型半導体集積回路装置１は最小加工寸法
を０．６［μｍ］としている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方（相補性
データ線の接続側）のｎ型半導体領域４５には層間絶縁
膜５４に形成された接続孔５５を通して相補性データ線
（ＤＬ）５７が接続されている。この−方のｎ型半導体
領域４５と相補性データ線５７とはゴ型半導体領域５６
を介在させて接続されている。このｄ型半導体領域５６
、一方のｎ型半導体領域４５の夫々は一体に構成されて
いる。ｎ″型半導体領域５６は、接続孔５５に規定され
た領域内において、ｐ−型ウェル領域３５の主面部にｎ
型不純物を導入することにより形成されている。このｎ
゛型半導体領域５６は、前記接続孔５５、素子間分離用
絶縁膜３６の夫々が製造工程におけるマスク合せずれを
生じても、相補性データ線５７とメ型ウェル領域３５と
が短絡しないように構成されている。また、ｄ型半導体
領域５６は相補性データ線５７、一方のｎ型半導体領域
４５の夫々の接続抵抗値を低減することができる。 また、前記メモリセル選択用ＭＩＳＦＥＴＱｓの他方（
情報蓄積用容量素子Ｃの接続側）のｎ型半導体領域４５
は後述する情報蓄積用容量素子Ｃの下層電極層５１と接
続され、間者の接続にはゴ型半導体領域５１Ａを介在さ
せている。このゴ型半導体領域５１Ａは他方のｎ型半導
体領域４５と一体に構成されている。ゴ型半導体領域５
１Ａは、前記下層電極層５１を接続する接続孔５０に規
定された領域内において、前記下層電極層５１に導入さ
九たｎ型不純物をｆ型ウェル領域３５の主面部に拡散す
ることにより形成されている。このｄ型半導体領域５１
Ａは他方のｎ型半導体領域４５と下層電極層５１との接
続抵抗値を低減できるように構成されている。また、ゴ
型半導体領域５１Ａは、他方のｎ型半導体領域４５とｆ
型ウェル領域３５とのｐｎ接合部に付加される寄生容量
を増加し、情報蓄積用容量素子Ｃの電荷蓄積量を増加で
きるように構成されている。 前記メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４
４の上層には符号を付けない絶縁膜（酸化珪素膜）が設
けられ、この絶縁膜、ゲート電極４４の夫々の側壁には
サイドウオールスペーサ４７が設けられている。 前記メモリセルＭの情報蓄積用容量素子Ｃは、第１図、
第１０図及び第１２図（所定の製造工程における要部平
面図）に示すように、主に下層電極層５１、誘電体膜５
２、上層電極層５３の夫々を順次積層して構成されてい
る。つまり、情報蓄積用容量素子Ｃは所謂スタックド構
造（積層型：５ＴＣ）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの下層電極
層５１の一部（中央部分）はメモリセル選択用ＭＩＳＦ
ＥＴＱｓの他方のｎ型半導体領域４５に接続されている
。この接続は図示しない層間絶縁膜に形成された接続孔
及びサイドウオールスペーサ４７で規定された接続孔５
０を通して行われている。 接続孔５０の列方向の開口サイズはメモリセル選択用Ｍ
ＩＳＦＥＴＱＳのゲート電極４４、それに隣接するワー
ド線４４の夫々の離隔寸法で規定されている。 前記スタックド構造の情報蓄積用容量素子Ｃの下層電極
層５１は例えばＣＶＤ法で堆積した多結晶珪素膜で形成
し、この多結晶珪素膜には抵抗値を低減するｎ型不純物
（Ａｓ或はＰ）が高濃度に導入されている。下層電極層
５１は、下地の段差形状を利用し、かつ側壁を利用して
スタックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を
増加するために、例えば２００〜４００［ｎｍ］程度の
比較的厚い膜厚で形成されている。この下層電極Ｍ５１
は製造工程における第２層目のゲート配線形成工程によ
り形成される。前記下層電極層５１の平面形状は。 第１０図及び第１２図に示すように、相補性データ線５
７が延在する列方向に長い長方形状で構成されている。 前記下層電極層５１には、第１２図に示すように。 前記ｎ型半導体領域４５と相補性データ線５７との接続
側に平面方形状に形成された領域から平面方向に突出す
る補正パターン５１Ａが設けられている。 下層電極層５１を加工するエツチングマスク（フォトレ
ジスト膜）は、前記接続領域において下層電極層５１間
隔が広い領域で発生する回折現象によりサイズが縮小さ
れてしまう、このため、下層電極層５１のサイズが所定
の設定値よりも小さくなるので、スタックド構造の情報
蓄積用容量素子Ｃの電荷蓄積量が低下する。そこで、補
正パターン５１Ａは、予じめサイズの縮小分を見込んで
下層電極層５１のサイズを大きくするように構成されて
いる。 補正パターン５１Ａは、レイアウト的に下層電極層５１
間に余裕がある前記接続側に配置されているが、これに
限定されず、前述の位置と反対側に配置してもよい、な
お、現実の下層電極層５１の平面形状は方形状の角部分
がかなり落ちるので、全体的にまるみを有するように形
成される。 誘電体膜５２は、基本的には下層電極層（多結晶珪素膜
）５１の上層（表面上）にＣＶＤ法で堆積させた窒化珪
素膜、この窒化珪素膜を高圧で酸化した酸化珪素膜を積
層した２層構造で構成されている。 実際には、誘電体膜５２は、下ＷＩ組電極５１である多
結晶珪素膜の表面に自然酸化珪素膜（５［ｎｍ１未満の
非常に薄い膜厚なので図示しない）が形成されるので、
自然酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を順次
積層した３７Ｈ１造で構成されている。前記誘電体膜３
４の下層の窒化珪素膜は、ＣＶＤ法で堆積されるので、
下地の下層電極層５１の結晶状態や段差形状に影響され
ず、下地に対して独立なプロセス条件で形成することが
できる。つまり、窒化珪素膜は、下層電極層５１の表面
を窒化して形成した窒化珪素膜に比べて、絶縁耐圧が高
く、単位面積当りの欠陥数が少ないので、リーク電流が
非常に少ない。しかも、窒化珪素膜は酸化珪素膜に比べ
て誘電率が高い特徴がある。上層の酸化珪素膜は、非常
に良質な膜で形成することができるので、前記窒化珪素
膜の前記特性をさらに向上させることができる。また、
後に詳述するが、酸化珪素膜は、高圧酸化（１、５〜１
０ ［ｔｏｌｌＦ）で形成されるので、常圧酸化に比べ
て短い酸化時間つまり熱処理時間で形成することができ
る。 誘電体膜５２は、下層電極Ｊ’１５１の上面及び側壁に
沿って設けられており、下層電極層５１の側壁部分を利
用して高さ方向に面積を稼いでいる。誘電体膜５２の面
積の増加はスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を向上することができる。 この誘電体膜５２の平面形状は上層電極層５３の平面形
状で規定され、実質的に上層電極層５３と同一形状で構
成されている。 前記上層電極層５３は誘電体膜５２を介在させて下層電
極層５１を覆うようにその上部に設けられている。上層
電極層５３は隣接する他のメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの上層電極層５３と一体に構
成されている。上層電極１５３には電源電圧１／２Ｖｃ
ｃが印加されている。上層電極層５３は例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｎ型不純物が導入されている。こ
の上Ｍ電極層５３は製造工程における第３層目のゲート
配線形成工程により形成される。上層電極層５３は例え
ば前記下層電極層５１とほぼ同等の膜厚で形成されてい
る。 前記メモリセルＭは第１０図、第１１図及び第１２図に
示すように列方向に隣接する他の１個のメモリセルＭと
接続されている。つまり、列方向に隣接する２個のメモ
リセルＭは、夫々のメモリセル選択用ＭＩＳＦＥＴＱｓ
の一方のｎ型半導体領域４５を一体に構成し、その部分
を中心に反転パターンで構成されている。この２個のメ
モリセルＭは行方向に配置され、この２個のメモリセル
Ｍと行方向に隣接する他の２個のメモリセルＭとは列方
向に２分の１ピツチずれて配置されている。 前記相補性データ線５７は前記スタックド構造の情報蓄
積用容量素子Ｃの上層電極層５３上に層間絶縁膜５４を
介在させて配置されている。相補性データ線５７は前記
配線５７と同一層で形成されている。 この相補性データ線５７上には層間絶縁膜５８を介在さ
せてシャント用ワード線（Ｗ Ｌ ）６０を配置してい
る。シャント用ワード線６０は、図示しないが、数十〜
数百個のメモリセルＭ毎に相当する所定領域において、
ワード線（Ｗ Ｌ ）４４に接続されている。 ワード線４４はメモリセルアレイＭＡにおいて延在方向
に複数個に分割されており、シャント用ワード線６０は
前記分割された複数個の夫々のワード線４４に接続され
ている。シャント用ワード線６０は。 ワード線４４の抵抗値を低減し、情報書込み動作。 情報読出し動作の夫々においてメモリセルＭの選択速度
を速くできるように構成されている。このシャント用ワ
ード線６０は前記配線６０と同一導電層で形成される。 前記混在型半導体集積回路装置１の入力部ＩＮには、第
１図に示すよう、に、前述の第８図に示す静電気破壊防
止回路Ｉが配置されている。この静電気破壊防止回路■
のクランプ用ＭＩＳＦＥＴＱＣは、第１図、第１３図（
入力部の具体的な要部平面図）及び第１４図（第１３図
のＸＩＶ−ＸＩＶ切断線で切った断面図）に示すように
、素子間分離用絶縁膜３６及びｐ型チャネルストッパ領
域３７で周囲を規定された領域内においてｐ−型ウェル
領域３５の主面に設けられている。このｐ−型ウェル領
域３５の下部には埋込型のＰ°型半導体領域３２が設け
ら九ている。クランプ用ＭＩＳＦＥＴＱｃは、主にｉ型
ウェル領域３５（チャネル形成領域）、ゲート絶縁膜４
３、ゲート電極４４、ソース領域及びドレイン領域であ
るｄ型半導体領域４０で構成されている。 このクランプ用ＭＩＳＦＥＴＱｃは基本的には前述のｎ
チャネルＭＩＳＦＥＴＱｎとほぼ同一構造で構成されて
いる。つまり、クランプ用ＭＩＳＦＥＴＱｃはｉ型ウェ
ル領域３５、ゲート絶縁ＷＡ４３、ゲート電極４４の夫
々をｎチャネルＭＩＳＦＥＴＱｎのそれと同一層（同一
製造工程）で構成している。 また、クランプ用ＭＩＳＦＥＴＱｃのドレイン領域、ソ
ース領域の夫々であるゴ型半導体領域４０は前述のバイ
ポーラトランジスタＴｌ、Ｔ２の夫々のｎ型コレクタ領
域であるコレクタ電位引上げ用ゴ型半導体領域４０と同
一層（同一製造工程）で構成されている。このクランプ
用ＭＩＳＦＥＴＱｃのｄ型半導体領域４０の底部はバイ
ポーラトランジスタＴのコレクタ電位引上げ用ゴ型半導
体領域４０の底部と同様に埋込型のＰ°型半導体領域３
２に接触させている。この入力部ＩＮに設けられた埋込
型のｐ゛型半導体領域３２はバイポーラトランジスタＴ
の周囲を囲む素子分離領域の埋込型のｐ°型半導体領域
３２と同一層（同一製造工程）で構成されている。 前記バイポーラトランジスタＴのコレクタ電位引上げ用
ゴ型半導体領域４０は埋込型のｄ型半導体領域（埋込コ
レクタ領域）３１Ｂからコレクタ電流を引き上げる目的
でそれと接触する深い接合深さで形成され、との埋込型
のゴ型半導体領域３１Ｂと実質的に同等の深さに埋込型
のＰ°型半導体領域３２が形成されるので、前記クラン
プ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃのゴ型半導体領域
４０の底部は埋込型のＰ°型半導体領域３２に簡単に接
触させることができる。 クランプ用ＭＩＳＦＥＴＱｃのドレイン領域であるゴ型
半導体領域４０は、ゴ型半導体領域４８、配線５７の夫
々を介在させて入力信号用外部端子ＢＰとして使用され
る配線６０に接続されている。一方、クランプ用ＭＩＳ
ＦＥＴＱｃのソース領域であるゴ型半導体領域４０、ゲ
ート電極４４の夫々は配線５７（ゲート電極４４側は図
示しない）を介在させて基準電位Ｖｓｓに接続されてい
る。 クランプ用ＭＩＳＦＥＴＱｃのゲート絶縁膜４３のゲー
ト長方向の端部は、第１図に示すように、前記ゲート絶
縁膜４３に比べて厚い膜厚の絶縁膜４１が設けられてい
る。絶縁膜４１はソース領域、ドレイン領域の夫々であ
るに型半導体領域４０の主面を酸化した酸化珪素膜で形
成されている。この絶縁膜４１は、ゲート電極４４とド
レイン領域であるゴ型半導体領域４０との間に発生する
ミラー容量を低減することができる。また、クランプ用
ＭＩＳＦＥＴ Ｑ ｃは、ソース領域、ドレイン領域の
夫々であるゴ型半導体領域４０に対して絶縁膜４１が自
己整合で形成され、この絶縁膜４１とゲート電極４４と
が重合してせ、絶縁膜４１でゲート長寸法を規定された
領域内においてゲート電極４４は機能するので、このゲ
ート電極４４に対してゴ型半導体領域４０を自己整合で
形成している。 静電気破壊防止回路Ｉの保護抵抗素子Ｒは主に前記ゴ型
半導体領域４８で構成されている。この保護抵抗素子Ｒ
であるゴ型半導体領域４８は接続孔５５を通して一端側
を前記入力信号用外部端子ＢＰに接続される配線５７に
接続している。また、このゴ型半導体領域４８の他端側
はクランプ用ＭＩＳＦＥＴ Ｑ ｃのドレイン領域であ
るｄ型半導体領域４０に接続（一体化）さ九ている。こ
の保護抵抗素子Ｒであるｄ型半導体領域４８は前記ｎチ
ャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域
であるｎ。 型半導体領域４８と同一層（同一製造工程）で構成され
ている。保護抵抗素子Ｒであるゴ型半導体領域４８は前
記クランプ用ＭＩＳＦＥＴＱｃのゴ型半導体領域４０に
比べて浅い接合深さで形成される。保護抵抗素子Ｒであ
るゴ型半導体領域４８の一端側つまり配線５７との接続
部分はに型ウェル領域３４Ｂの主面部に設けられている
。つまり、このｎ°型半導体領域４８の一端側は同一導
電型でかつそれに比べて低不純物濃度のｎ−型ウェル領
域３４Ｂを介在させてその下部に配置された埋込型のｐ
゛型半導体領域３２と接触している。保護抵抗素子Ｒで
あるゴ型半導体領域４８の他端側つまりクランプ用ＭＩ
ＳＦＥＴＱｃのドレイン領域であるｄ型半導体領域４０
との接続部分はｐ−型ウェル領域３５の主面部に設けら
れている。 静電気破壊防止回路■のダイオード素子Ｄ１は前記保護
抵抗素子Ｒであるｎ°型半導体領域４８とｐ−型ウェル
領域３５とのｐｎ接合部に寄生的に形成される。このダ
イオード素子Ｄ１は、高不純物濃度のゴ型半導体領域４
８と低不純物濃度のｐ−型ウェル領域３５とのｐｎ接合
で形成されるので、高い接合耐圧（ブレークダウン電圧
）で構成される０本実施例のダイオード素子Ｄ工は約２
０［Ｖ］径程度接合耐圧を有する。 ダイオード素子Ｄ２は前記クランプ用ＭＩＳＦＥＴＱｃ
のドレイン領域であるゴ型半導体領域４０と埋込型のｐ
゛型半導体領域３２とのｐｎ接合部に寄生的に形成され
る。このダイオード素子Ｄ２は、高不純物濃度のゴ型半
導体領域４０と高不純物濃度の埋込型のｐ°型半導体領
域３２どのｐｎ接合で形成されるので、低い接合耐圧で
構成される。ダイオード素子りよけ約１５［Ｖ］径程度
接合耐圧を有する。 ダイオード素子り、は保護抵抗素子Ｒであるｎ。 型半導体領域４８に接続されたに型ウェル領域３４Ｂと
埋込型のｐ゛型半導体領域３２とのｐｎ接合部に寄生的
に形成される。このダイオード素子り、は、低不純物濃
度のイ型ウェル領域３４Ｂと高不純物濃度の埋込型のｐ
°型半導体領域３２とのｐｎ接合で形成されるので、前
記ダイオード素子Ｄ１に比べてさらに高い接合耐圧で構
成される。ダイオード素子り、は約２５［Ｖ］径程度接
合耐圧を有する。 このｐ電気破壊防止回路Ｉは、入力信号用外部端子側か
ら入力段回路Ｃｉｎに向ってダイオード素子り、、 Ｄ
ｉ、 Ｄ、の夫々を順次配置し１段階的に接合耐圧を小
さくしている。クランプ用ＭＩＳＦＥＴＱｃのゲート絶
縁膜４４は本実施例において１８〜２２［ｎｍｌ程度の
膜厚の酸化珪素膜で形成され、ゲート絶縁膜４４の絶縁
耐圧が約１９［Ｖ］径程度あるので、この絶縁耐圧に比
べて前記ダイオード素子Ｄ２の接合耐圧は小さく設定さ
れている。 また、前記入力信号用外部端子ＢＰに接続される配線５
７と保護抵抗素子Ｒであるｎ°型半導体領域４８との接
続部分の近傍には静電気破壊防止回路■のダイオード素
子Ｄ４が配置されている。このダイオード素子Ｄ４は主
にゴ型半導体領域４０とその底部に接触された埋込型の
ｐ°型半導体領域３２とのｐｎ接合部に寄生的に形成さ
れる。このダイオード素子り、のカソード領域であるゴ
型半導体領域４０は配線５７を通して電源電圧Ｖｃｃに
接続されている。 このように、（７−５）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｊ、ｎとの間に静電気破
壊防止回路１を有する、混在型半導体集積回路装置１に
おいて、前記静電気破壊防止回路Ｉを、基体中に埋込ま
れた前記バイポーラトランジスタＴの素子分離領域と同
一層で形成された埋込型の高不純物濃度のＰ°型半導体
領域３２、及び前記基体の主面部に前記埋込型のｐ゛型
半導体領域３２に底面を接触させて設けられたｐチャネ
ルＭＩＳＦＥＴＱｐの１型ウエル領域３４Ｂと同一層で
形成された低不純物濃度のｎ”型ウェル領域３４Ｂで形
成されたダイオード素子り、と、基体の主面部にｎチャ
ネルＭＩＳＦＥＴＱｎのｐ−型ウェル領域３５と同一層
で形成された低不純物濃度のｐ−型ウェル領域３５、及
びこのｐ−型ウェル領域３５の主面部に前記ｎチャネル
ＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である
ゴ型半導体領域４８と同一層で形成された高不純物濃度
のｎ°型半導体領域４８で構成されたダイオード素子Ｄ
ｉ と、前記基体中に埋込まれた埋込型の高不純物濃度
のｐ°型半導体領域３２゜及び前記基体の主面部に前記
埋込型のｐ°型半導体領域３２に底面を接触させて設け
られた前記バイポーラトランジスタＴのコレクタ電位引
上げ用ｎ°型半導体領域４０と同一層で形成された高不
純物濃度のｒ１″型半導体領域４０で形成されたダイオ
ード素子Ｄ２ とを、前記入力信号用外部端子ＢＰから
入力段回路Ｃｉｎに向って順次並列に配列して構成する
。 この構成により、前記入力信号用外部端子ＢＰに入力さ
れる過大電流を前記ダイオード素子Ｄ３、ＤいＤ２の夫
々で段階的に低減し、しかも前記ダイオード素子Ｄ２の
ｐｎ接合耐圧を入力段回路Ｃｉｎのゲート絶縁膜４３の
静電気破壊耐圧に比べて低くすることができるので、入
力段回路Ｃｉｎの静電気破壊を防止し、混在型半導体集
積回路装置１の静電気破壊耐圧を向上することができる
。また、前記静電気破壊防止回路■のダイオード素子Ｄ
工〜Ｄ３の夫々の形成工程をバイポーラトランジスタＴ
、ｎチャネルＭＩＳＦＥＴＱｎ、ＰチャネルＭＩＳＦＥ
ＴＱｐの夫々を形成する工程で兼用することができるの
で、この静電気破壊防止回路Ｉを形成する工程に相当す
る分、混在型半導体集積回路装置１の製造工程数を低減
することができる。 また、前記静電気破壊防止回路！のクランプ用ＭＩＳＦ
ＥＴＱｃのソース領域、ドレイン領域の夫々を前記ダイ
オード素子Ｄ２のカソード領域側と同一層のｄ型半導体
領域４０で構成する。この構成により、前記ソース領域
、ドレイン領域の夫々であるゴ型半導体領域４０間の離
隔寸法を不純物導入マスクで規定することができるので
、クランプ用ＭＩＳＦＥＴＱｃのチャネル長寸法のばら
つきを低減することができる。 また、前記クランプ用ＭＩＳＦＥＴＱｃのゲート電極４
４のゲート長方向の端部にゲート絶縁膜４３に比べて厚
い膜厚の絶縁膜４１を設ける。この構成により、クラン
プ用ＭＩＳＦＥＴＱｃのゲート電極４４とドレイン領域
であるゴ型半導体領域４０との間に生じるミラー容量を
低減することができるので、入力信号の伝達速度を速め
、混在型半導体集積回路装置１の動作速度の高速化を図
ることができる。 また、図示しないが、第９図に示す出力部の静電気破壊
防止回路■のダイオード素子り、は、前記入力部ＩＮの
静電気破壊防止回路Ｉのダイオード素子Ｄ２と実質的に
同、−構造で構成される。つまり、ダイオード素子Ｄｓ
は、ゴ型半導体領域４０と埋込型のｐ゛型半導体領域３
２とのｐｎ接合部に寄生的に構成される。このダイオー
ド素子Ｄｓのカソード領域であるゴ型半導体領域４０は
、出力段回路Ｃｏｕｔのプッシュプル回路のｎチャネル
ＭＩＳＦＥＴの出力信号用外部端子ＢＰに接続される側
のソース領域、ドレイン領域の夫々である。 次に、前述の混在型半導体集積回路装置１の具体的な製
造方法について、第１５図乃至第３１図（各製造工程毎
に示す要部断面図）を用いて簡単に説明する。 【基体形成工程】 まず、単結晶珪素からなるＰ−型半導体基板３０を用意
する。このｐ−型半導体基板３０は例えば８〜１２［Ω
−３］程度の抵抗値で形成されている。 次に、前記Ｖ型半導体基板３０の全主面上に酸化珪素膜
７０、窒化珪素膜７１の夫々を順次積層する。 下層の酸化珪素膜７０は、下層のｐ−型半導体基板３０
と上層の窒化珪素ｌｌｌ７１との間の応力を緩和し、又
後工程の不純物導入の際のダメージを緩和できるように
構成されている。酸化珪素膜７０は、ｐ−型半導体基板
？ＩＯの主面を例えばスチーム酸化法により酸化し、４
０〜５０［ｎｍ］程度の膜厚で形成する。 上層の窒化珪素膜７１は主に耐酸化マスクとして使用さ
れる。窒化珪素膜７１は、例えばＣＶＤ法で堆積し、４
５〜５５［ｎｍ］程度の膜厚で形成する。 次に、フォトリソグラフィ技術及びエツチング技術を使
用し、バイポーラトランジスタＴ１、Ｔ２、ｐチャネル
ＭＩＳＦＥＴＱＰの夫々の形成領域において、前記上層
の窒化珪素膜７１を部分的に除去し、マスク７１を形成
する。 次に、前記マスク７１及びそれを加工したエツチングマ
スク（フォトレジスト膜）を不純物導入マスクとして用
い、下層の酸化珪素膜７１を通したＰ−型半導体基板３
０の主面部にｎ型不純物３１ｎ１を導入する。ｎ型不純
物３１ ｎ ｉは、例えば１０ ” ’ ［ａｔｏｍｓ
／〔２］程度の不純物濃度のｓｂを使用し、９０〜１１
０［ＫｅＶ］程度のエネルギのイオン打込法で導入する
。 次に、前記マスク７１上の不純物導入マスクを除去し、
前記マスク７１上にｐチャネルＭＩＳＦＥＴＱｐの形成
領域が開口されたマスク７２を形成する。 マスク７２は、主に不純物導入マスクとして使用され、
例えばフォトリソグラフィ技術で形成されたフォトレジ
スト膜で形成する。 次に、前記マスク７２を使用し、第１５図に示すように
、ｐチャネルＭＩＳＦＥＴＱＰの形成領域においで、酸
化珪素膜７０を通してｐ−型半導体基板３０の主面部に
ｎ型不純物３１ｎ２を導入する。ｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域はこのｎ型不純物３１ｎ、、前記ｎ型
不純物３１ｎ工の夫々が導入される。このｎ型不純物３
１ｎ２は、前記ｎ型不純物３１ｎ１に比べて拡散速度が
速い、例えば１０′４［ａｔｏｍｓ／（至）２］程度の
不純物濃度のＰを使用し、１２０〜１３０［ＫｅＶ］程
度のエネルギのイオン打込法で導入する。このｎ型不純
物３１ｎ２を導入した後、前記マスク７２は除去する。 次に、高温度の熱拡散処理を施し、先に導入されたｎ型
不純物３１ｎ１．３１ｎ２の夫々に引き伸し拡散を施し
、ｐ−型半導体基板３０の主面部にｎ°型半導体領域３
１ａ、３１ｂの夫々を形成する。前記熱拡散処理は例え
ば１１００〜１３００ｒ’Ｃ］程度の高温度で約３０公
租度行う、ｎ″型半導体領域３１ａはＰチャネルＭＩＳ
ＦＥＴＱＰの形成領域に形成される。このゴ型半湛体領
域３１ａは、拡散速度の速いｎ型不純物３１ｎ８が導入
されているので、イ型半導体領域３１ｂに比べて深い接
合深さで形成される。 ｎ°型半導体領域３１ｂはバイポーラトランジスタＴ１
、Ｔ２の夫々の形成領域に形成される。このゴ型半導体
領域３１ｂは逆にｎ゛型半導体領域３１ａに比べて浅い
接合深さで形成される。 次に、前記マスク７１を耐酸化マスクとして使用し、ｎ
°型半導体領域３１ａ、３１ｂの夫々の主面上の酸化珪
素膜７０を成長させ、酸化珪素膜７０に比べて厚い膜厚
の酸化珪素膜７０Ａを形成する。この酸化珪素膜７０Ａ
は、約１０００［”Ｃ］径程度スチーム酸化法により形
成し、約３００〜４００［ｎｍ］程度の膜厚で形成する
。酸化珪素１１！ｌ７０Ａは、後工程例えばに型ウェル
領域３４Ａ、３４Ｂの夫々のアライメントターゲットと
しての段差形状をＰ−型半導体基板３０の主面に構成す
るために形成される。また、酸化珪素膜７０Ａは後工程
で形成されるｐ°型半導体領域３２ａを形成するための
不純物導入マスクとしても使用される。 次に、前記マスク７１を除去する。このマスク７１は窒
化珪素膜なので例えば熱リン酸で除去する。 次に、前記酸化珪素膜７０Ａを不純物導入マスクとして
使用し、ｎチャネルＭＩＳＦＥＴＱｎ、メモリセルアレ
イＭＡ、入力部ＩＮの夫々の形成領域において、酸化珪
素膜７Ｇを通してＰ−型半導体基板３０の主面部にｐ型
不純物を導入する。ｐ型不純物は、例えば１０１３［ａ
ｔｏｍｓ／ ｃｍ”１程度の不純物濃度のＢを使用し、
２０〜４０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。 次に、高温度の熱拡散処理を施し、前記ｐ型不純物に引
き伸し拡散を施すことにより、第１６図に示すように、
ｐ゛型半導体領域３２ａを形成する。 このｐ°型半導体領域３２ａは前記ｎ゛型半導体領域３
１ａ、３１ｂの夫々に対して自己整合で形成される。 また、前記熱拡散処理は約１０００［’Ｃ］程度の高温
度で約１０〜２０分径度行う。 次に、前記ｐ−型半導体基板３０の主面上の酸化珪素膜
７０．７０Ａの夫々を除去し、この除去されたｐ−型半
導体基板３０の主面上にｎ−型エピタキシャル層３３を
成長する。π型エピタキシャル層３３は、単結晶珪素で
形成され、例えば２〜４［Ω−ロ］程度の抵抗値で形成
される。この１型工ピタキシヤル層３３は例えば１．４
〜１．６［μｍ］程度の膜厚で形成される。に型エピタ
キシャル層３３の成長により、〆型半導体基板３０の主
面部に形成されたゴ型半導体領域３１ａ、３１ｂの夫々
からｎ型不純物が１型工ピタキシヤル層３３に拡散され
、埋込型のゴ型半導体領域３１Ａ、３１Ｂの夫々が形成
される。また、同様に、ｐ−型半導体基板３０の主面部
に形成されたｐ。 型半導体領域３２ａからｐ型不純物がゴ型エピタキシャ
ル層３３に拡散され、埋込型のｐ°型半導体領域３２が
形成される。この埋込型のｎ°型半導体領域３１Ａ、３
１Ｂの夫々は埋込型のｐ°型半導体領域３２に対して自
己整合で形成される。 また、埋込型のｎ°型半導体領域３１Ａは、拡散速度の
速いｎ型不純物３１ｎ２が導入されているので、埋込型
のゴ型半導体領域３１Ｂに比べて、ｎ−型エピタキシャ
ル層３３側へのわき上がり量が大きい。
次に、前記ｎ−型エビタキシャル層３３の表面上に形成
される酸化珪素膜を除去した後、この露出された１型工
ピタキシヤル層３３の主面上に酸化珪素膜７３、窒化珪
素膜７４の夫々を順次積層する。酸化珪素膜７３は、約
９００〜１０００［’Ｃ］程度の高温度のスチーム酸化
法により形成し、例えば４０〜５０［ｎｍ］程度の膜厚
で形成する。この酸化珪素膜７３はバッファ層として使
用される。前記窒化珪素膜７４は不純物導入マスク、耐
酸化マスクの夫々に使用する。窒化珪素膜７４は、例え
ばＣＶＤ法で堆積させ、４０〜６０［ｎｍ１程度の膜厚
で形成する。 次に、バイポーラトランジスタＴ１、Ｔ２、ｐチャネル
ＭＩＳＦＥＴＱｐ、入力部ＩＮの夫々の形成領域におい
て、前記上層の窒化珪素膜７４を除去し、マスク７４を
形成する。このマスク７４はフォトリソグラフィ技術及
びエツチング技術で加工する。 次に、前記マスク７４及びそれを加工したエツチングマ
スク（フォトレジスト膜）を不純物導入マスクとして使
用し、酸化珪素膜７３を通してに型エピタキシャル層３
３の主面部にｎ型不純物３４ｎ、を導入する。ｎ型不純
物３４ｎ１は、例えば１０”［ａｔ。 ｍｓ／Ｑｌ”］程度の不純物濃度のＰを使用し、１２０
〜１３０［ＫｅＶ］程度のエネルギのイオン打込法で導
入する。 次に、マスク７４上の不純物導入マスクを除去し、前記
マスク７４上にバイポーラトランジスタＴ１の形成領域
が開口されたマスク７５を形成する。このバイポーラト
ランジスタＴ１は１例えば入出力段ＥＣＬゲート回路等
で使用され、高速性能を要求されるトランジスタとして
構成される。前記マスク７５は、主に不純物導入マスク
として使用され、例えばフォトリソグラフィ技術で形成
されたフォトレジスト膜で形成する。 次に、前記マスク７５を使用し、第１７図に示すように
、バイポーラトランジスタＴ１の形成領域において、酸
化珪素膜７３を通して「型エピタキシャル層３３の主面
部にｎ型不純物３４ｎ２を導入する。 ｎ型不純物３４ｎ３は１例えば１０１３［ａｔｏｍｓ／
ａｓ”］程度の不純物濃度のＰを使用し、１２０〜１３
０［Ｋ ｅ Ｖ］程度のエネルギのイオン打込法で導入
する。このｎ型不純物３４ｎ８を導入した後、マスク７
５は除去される。このバイポーラトランジスタＴ１の形
成領域において、π型エピタキシャル層３３の主面部は
ｎ型不純物３４ｎユ、３４ｎ２の夫々を導入しているの
で、他の領域に比べてｎ型不純物−濃度が高くなってい
る。ｎ型不純物３４ｎ工、３４ｎ、の夫々は後工程によ
りバイポーラトランジスタＴ１の真性コレクタ領域（ｎ
型ウェル領域３４Ｂ）を形成するので、この真性コレク
タ領域の抵抗値を低減し、前述のようにバイポーラトラ
ンジスタＴ１の周波数特性を向上することができる。 次に、前記マスク７４を耐酸化マスクとして使用し、マ
スク７４から露出する酸化珪素膜７３を成長させ、それ
に比べて厚い膜厚の酸化珪素［７３Ａを形成する。酸化
珪素膜７３Ａは前記マスク７４を除去するマスク及び不
純物導入マスクとして使用される。 また、酸化珪素膜７３Ａは後工程例えば素子間分離用絶
縁膜３６のアライメントターゲットとして使用される段
差形状を形成する。酸化珪素膜７３Ａは。 約９００〜１０００［’Ｃ］の高温度のスチーム酸化法
により形成し１例えば１１０〜１３０［ｎｍｌ程度の膜
厚で形成する。 次に、前記マスク７４を選択的に除去する。マスク７４
は例えば熱リン酸で除去する。 次に、前記酸化珪素膜７３Ａを不純物導入マスクとして
使用し、酸化珪素膜７３を通してイ型エピタキシャル層
３３の主面部にｎ型不純物を導入する。 ｎ型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ｄｌ
ｌ”］程度の不純物濃度のＢＰ、（又はＢ）を使用し、
５０〜７０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。このｎ型不純物は、前記酸化珪素膜７３Ａの
膜厚を厚く形成しているので、前記ｎ型不純物３４ｎい
３４ｎ２の夫々が導入された領域には導入されず、ｎ型
不純物３４ｎ１．３４ｎ２の夫々に対して自己整合で導
入される。 次に、高温度の熱拡散処理を施し、前記ｎ型不純物３４
ｎい３４ｎ、、ｎ型不純物の夫々に引き伸し拡散を施し
、第１８図に示すように、イ型ウェル領域３４Ａ、ｎ型
ウェル領域３４Ｂ、ｒｒ型ウェル領域３４Ｂ、ｐ−型ウ
ェル領域３２の夫々を形成する。前記熱拡散処理は例え
ば１１００〜１３００［’Ｃ］程度の高温度の雰囲気中
で約２０〜４０分行う、この１型ウエル領域３４Ａ、３
４Ｂ、ｎ型ウェル領域３４Ｂの夫々はｐ−型ウェル領域
３２に対して自己整合で形成される。 前述のように、バイポーラトランジスタＴ１の真性コレ
クタ領域として使用されるｎ型ウェル領域３４Ｂは不純
物濃度が高いので例えば６［ＧＨｚ］程度の高い遮断周
波数特性を得ることができる。 また、バイポーラトランジスタＴ２の真性コレクタ領域
として使用されるイ型ウェル領域３４Ｂは、不純物濃度
が低いので、コレクターベース間耐圧が約１０［Ｖ］程
度の高耐圧化を得ることができる。 つまり、本実施例の混在型半導体集積回路装置１は２種
類のバイポーラトランジスタＴ１、Ｔ２の夫々を備えて
いる。
される酸化珪素膜を除去した後、この露出された１型工
ピタキシヤル層３３の主面上に酸化珪素膜７３、窒化珪
素膜７４の夫々を順次積層する。酸化珪素膜７３は、約
９００〜１０００［’Ｃ］程度の高温度のスチーム酸化
法により形成し、例えば４０〜５０［ｎｍ］程度の膜厚
で形成する。この酸化珪素膜７３はバッファ層として使
用される。前記窒化珪素膜７４は不純物導入マスク、耐
酸化マスクの夫々に使用する。窒化珪素膜７４は、例え
ばＣＶＤ法で堆積させ、４０〜６０［ｎｍ１程度の膜厚
で形成する。 次に、バイポーラトランジスタＴ１、Ｔ２、ｐチャネル
ＭＩＳＦＥＴＱｐ、入力部ＩＮの夫々の形成領域におい
て、前記上層の窒化珪素膜７４を除去し、マスク７４を
形成する。このマスク７４はフォトリソグラフィ技術及
びエツチング技術で加工する。 次に、前記マスク７４及びそれを加工したエツチングマ
スク（フォトレジスト膜）を不純物導入マスクとして使
用し、酸化珪素膜７３を通してに型エピタキシャル層３
３の主面部にｎ型不純物３４ｎ、を導入する。ｎ型不純
物３４ｎ１は、例えば１０”［ａｔ。 ｍｓ／Ｑｌ”］程度の不純物濃度のＰを使用し、１２０
〜１３０［ＫｅＶ］程度のエネルギのイオン打込法で導
入する。 次に、マスク７４上の不純物導入マスクを除去し、前記
マスク７４上にバイポーラトランジスタＴ１の形成領域
が開口されたマスク７５を形成する。このバイポーラト
ランジスタＴ１は１例えば入出力段ＥＣＬゲート回路等
で使用され、高速性能を要求されるトランジスタとして
構成される。前記マスク７５は、主に不純物導入マスク
として使用され、例えばフォトリソグラフィ技術で形成
されたフォトレジスト膜で形成する。 次に、前記マスク７５を使用し、第１７図に示すように
、バイポーラトランジスタＴ１の形成領域において、酸
化珪素膜７３を通して「型エピタキシャル層３３の主面
部にｎ型不純物３４ｎ２を導入する。 ｎ型不純物３４ｎ３は１例えば１０１３［ａｔｏｍｓ／
ａｓ”］程度の不純物濃度のＰを使用し、１２０〜１３
０［Ｋ ｅ Ｖ］程度のエネルギのイオン打込法で導入
する。このｎ型不純物３４ｎ８を導入した後、マスク７
５は除去される。このバイポーラトランジスタＴ１の形
成領域において、π型エピタキシャル層３３の主面部は
ｎ型不純物３４ｎユ、３４ｎ２の夫々を導入しているの
で、他の領域に比べてｎ型不純物−濃度が高くなってい
る。ｎ型不純物３４ｎ工、３４ｎ、の夫々は後工程によ
りバイポーラトランジスタＴ１の真性コレクタ領域（ｎ
型ウェル領域３４Ｂ）を形成するので、この真性コレク
タ領域の抵抗値を低減し、前述のようにバイポーラトラ
ンジスタＴ１の周波数特性を向上することができる。 次に、前記マスク７４を耐酸化マスクとして使用し、マ
スク７４から露出する酸化珪素膜７３を成長させ、それ
に比べて厚い膜厚の酸化珪素［７３Ａを形成する。酸化
珪素膜７３Ａは前記マスク７４を除去するマスク及び不
純物導入マスクとして使用される。 また、酸化珪素膜７３Ａは後工程例えば素子間分離用絶
縁膜３６のアライメントターゲットとして使用される段
差形状を形成する。酸化珪素膜７３Ａは。 約９００〜１０００［’Ｃ］の高温度のスチーム酸化法
により形成し１例えば１１０〜１３０［ｎｍｌ程度の膜
厚で形成する。 次に、前記マスク７４を選択的に除去する。マスク７４
は例えば熱リン酸で除去する。 次に、前記酸化珪素膜７３Ａを不純物導入マスクとして
使用し、酸化珪素膜７３を通してイ型エピタキシャル層
３３の主面部にｎ型不純物を導入する。 ｎ型不純物は、例えば１０ ” ［ａｔｏｍｓ／ ｄｌ
ｌ”］程度の不純物濃度のＢＰ、（又はＢ）を使用し、
５０〜７０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。このｎ型不純物は、前記酸化珪素膜７３Ａの
膜厚を厚く形成しているので、前記ｎ型不純物３４ｎい
３４ｎ２の夫々が導入された領域には導入されず、ｎ型
不純物３４ｎ１．３４ｎ２の夫々に対して自己整合で導
入される。 次に、高温度の熱拡散処理を施し、前記ｎ型不純物３４
ｎい３４ｎ、、ｎ型不純物の夫々に引き伸し拡散を施し
、第１８図に示すように、イ型ウェル領域３４Ａ、ｎ型
ウェル領域３４Ｂ、ｒｒ型ウェル領域３４Ｂ、ｐ−型ウ
ェル領域３２の夫々を形成する。前記熱拡散処理は例え
ば１１００〜１３００［’Ｃ］程度の高温度の雰囲気中
で約２０〜４０分行う、この１型ウエル領域３４Ａ、３
４Ｂ、ｎ型ウェル領域３４Ｂの夫々はｐ−型ウェル領域
３２に対して自己整合で形成される。 前述のように、バイポーラトランジスタＴ１の真性コレ
クタ領域として使用されるｎ型ウェル領域３４Ｂは不純
物濃度が高いので例えば６［ＧＨｚ］程度の高い遮断周
波数特性を得ることができる。 また、バイポーラトランジスタＴ２の真性コレクタ領域
として使用されるイ型ウェル領域３４Ｂは、不純物濃度
が低いので、コレクターベース間耐圧が約１０［Ｖ］程
度の高耐圧化を得ることができる。 つまり、本実施例の混在型半導体集積回路装置１は２種
類のバイポーラトランジスタＴ１、Ｔ２の夫々を備えて
いる。
次に、前記酸化珪素膜７３上、７３Ａ上の夫々を含む基
体全面に窒化珪素膜７６を形成する。この窒化珪素１［
７６は不純物導入マスク及び耐酸化マスクとして使用さ
れる。この窒化珪素１Ｉ１７６は、例えばＣＶＤ法で堆
積し、１００〜１５０［ｎｍ］程度の厚い膜厚で形成す
る。窒化珪素膜７６は素子間分離用絶縁膜３６を形成す
る耐酸化マスクとして使用され。 厚い膜厚の窒化珪素膜７６は素子間分離用絶縁膜３６を
形成する際の横方向の酸化量所謂バーズビークを低減で
きるようになっている。 次に、前記窒化珪素膜７６上に、素子分離領域が開口さ
れたマスク７７を形成する。マスク７７はフォトリソグ
ラフィ技術を使用し形成する。つまり、マスク７７は、
フォトレジスト膜を塗布し、露光処理、現象処理の夫々
を順次流して所定部分を開口し、この後にベーク処理又
は紫外線照射処理を施しフォトレジスト膜を硬化させる
ことにより形成する。このマスク７７は、ベーク処理又
は紫外線照射処理を施し硬化させているので、この後に
さらにフォトレジスト膜でマスクを形成した場合におい
ても除去されない、前記ベータ処理は約１００〜１２０
［’Ｃ］程度の温度で行う。 次に、前記マスク７７をエツチングマスクとして使用し
、このマスク７７から露出する下層の窒化珪素膜７６を
加工してマスク７６を形成する。 次に、前記マスク７７上にｐ−型ウェル領域３５の領域
が開口されたマスク７８を形成する。マスク７８はフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
する。マスク７８は主に不純物導入マスクとして使用さ
れる。このマスク７８を形成する際には、その下層のマ
スク７７は前述のように硬化されているので除去されな
い。 次に、マスク７７．７８．厚い膜厚の酸化珪素膜７３Ａ
を不純物導入マスクとして使用し、第１９図に示すよう
に、ｐ”型ウェル領域３５の非活性領域の主面部にｐ型
不純物３７ｐを導入する。このｐ型不純物３７ｐはｐ−
型ウェル領域３５の活性領域の主面部にはマスク７７及
び酸化珪素膜７３Ａが存在するので導入されない。また
、ｐ型不純物３７ｐはに型ウェル領域３４Ａ、３４Ｂ、
ｎ型ウェル領域３４Ｂの夫々の活性領域及び非活性領域
の主面部にはマスク７７．７８、酸化珪素膜７３Ａが存
在するので導入されない、このｐ型不純物３７ｐは、例
えば１０１３［ａｔｏｍｓ／ｃｍ”１程度の不純物濃度
のＢを使用し、１００〜１５０（本実施例では１２０〜
１３０）［ＫｅＶ］程度の高エネルギのイオン打込法で
導入する。つまり、ｐ型不純物３７ｐは、この後に形成
される素子間分離用絶縁１１１３６の底部分に不純物濃
度のピークを有する（ｐ−型ウェル領域３５の表面から
前記素子間分離用絶縁膜３６の膜厚の２分の１の寸法に
相当する深さの位置に不純物濃度のピークを有する）よ
うに導入される。 次に、前記マスク７８．７７の夫々をアッシング処理等
により順次除去し、マスク７６を露出させる。 そして、このマスク７６を耐酸化マスクとして使用し、
マスク７６から露出する酸化珪素膜７３．７３Ａの夫々
を成長させることにより、素子間分離用絶縁膜３６を形
成することができる。素子間分離用絶縁膜３６は、約１
０００［”Ｃ］程度の高温度のスチーム酸化法により形
成し、約６００〜８００［ｎｍ］程度の膜厚で形成する
。この素子間分離用絶縁膜３６を形成する高温度のスチ
ーム酸化法により、先に導入されたｐ型不純物３７ｐに
引き伸し拡散が施され、ｐ型チャネルストッパ領域３７
が形成される。 ｐ型チャネルストッパ領域３７を形成するｐ型不純物３
７ｐは前述のように主に素子間分離用絶縁膜３６を形成
するマスク７６を用いて導入されているので。 ｐ型チャネルストッパ領域３７は素子間分離用絶縁膜３
６に対して自己整合で形成される。この後、前記マスク
７６を例えば熱リン酸により除去する（第２０図参照）
、そして、第２０図に示すように、ｎ−型ウェル領域３
４Ａ、３４Ｂ、ｎ型ウェル領域３４Ｂ、メ型ウェル領域
３５の夫々の活性領域の主面上に酸化珪素膜７９を形成
する。この酸化珪素膜７９は、素子間分離用絶縁膜３６
を形成する際に素子間分離用絶縁膜３６の端部に形成さ
れる窒化物所謂ホワイトリボンを除去する目的で形成さ
れる。酸化珪素膜７９は、９００〜１０００［’Ｃ］程
度のスチーム酸化法により形成し、約５０〜７０［ｎｍ
ｌ程度の膜厚で形成される。 前記ｐ型チャネルストッパ領域３７は、第３２図（基板
表面からの不純物濃度分布を示す図）に示すように、高
エネルギのイオン打込法でｐ型不純物３７ｐｔｔｐ−型
ウェル領域３５の表面から深い位置に導入しているので
、素子間分離用絶縁膜３６とｐ−型ウェル領域３５との
界面部分のｐ−型ウェル領域３５の表面において最大の
不純物濃度を有している。また。 ｐ型チャネルストッパ領域３７のｐ型不純物３７Ｐは、
素子間分離用絶縁膜３６の酸化時にその中に取り込まれ
る量が少ない、つまり、同第３２図に示すように、ｐ型
チャネルストッパ領域３７の表面の不純物濃度は素子間
分離用絶縁膜３６中に取り込まれる不純物濃度に比べて
高くなる。したがって、ｐ型チャネルストッパ領域３７
は、素子間分離用絶縁膜３６下の表面の不純物濃度を高
くすることができるので、寄生ＭＯ８のしきい値電圧を
高め、素子間分離能力を高めることができる。また、Ｐ
型チャネルストッパ領域３７は、表面の不純物濃度を高
くすることができ、素子間分離用絶縁膜３６中に取り込
まれる量を見込んでｐ型不純物３７ｐを導入することが
なくなるので、横方向の拡散量（ｐ型不純物３７ｐの活
性領域側へのしみだし量）を低減することができる。 このように、（１８−１０）ｐ−型ウェル領域３５の非
活性領域の主面に形成されるｐ型チャネルストッパ領域
３７及び素子間分離用絶縁膜３６で周囲を規定された活
性領域の主面にｎチャネルＭＩＳＦＥＴＱｎを構成する
混在型半導体集積回路装置ｌにおいて、前記ｐ型チャネ
ルストッパ領域３７と前記素子間分離用絶縁膜３６との
境界部分での前記ｐ型チャネルストッパ領域３７の不純
物濃度を、前記ｐ型チャネルストッパ領域３７を形成す
るｐ型不純物３７ｐが前記素子間分離用絶縁膜３６中に
取り込まれるｐ型不純物の濃度に比べて高く構成する（
第３２図参照）、この構成はｐ型チャネルストッパ領゛
域３７を形成するｐ型不純物３７Ｐを高エネルギのイオ
ン打込法で導入することにより形成される。この構成に
より、前記素子間分離用絶縁膜３６中にｐ型不純物３７
ｐが取り込まれる量を低減し、前記素子間分離用絶縁膜
３Ｂ下のｐ型チャネルストッパ領域３７の不純物濃度を
高くすることができるので、寄生ＭＯ５のしきい値電圧
を高くして素子間分離能力を向上し、混在型半導体集積
回路装置！！１の集積度を向上することができると共に
、前記素子間分離用絶縁膜３６中にｐ型不純物３７ｐが
取り込まれる量を低減し、前記ｐ型チャネルストッパ領
域３７の不純物濃度を過剰に高くする必要がないので、
ｐ型チャネルストッパ領域３７を形成するｐ型不純物３
７ｐの活性領域側への回り込み量を低減して前記ｎチャ
ネルＭＩＳＦＥＴＱｎの狭チャネル効果を低減し、より
混在型半導体集積回路装置１の集積度を向上することが
できる。
体全面に窒化珪素膜７６を形成する。この窒化珪素１［
７６は不純物導入マスク及び耐酸化マスクとして使用さ
れる。この窒化珪素１Ｉ１７６は、例えばＣＶＤ法で堆
積し、１００〜１５０［ｎｍ］程度の厚い膜厚で形成す
る。窒化珪素膜７６は素子間分離用絶縁膜３６を形成す
る耐酸化マスクとして使用され。 厚い膜厚の窒化珪素膜７６は素子間分離用絶縁膜３６を
形成する際の横方向の酸化量所謂バーズビークを低減で
きるようになっている。 次に、前記窒化珪素膜７６上に、素子分離領域が開口さ
れたマスク７７を形成する。マスク７７はフォトリソグ
ラフィ技術を使用し形成する。つまり、マスク７７は、
フォトレジスト膜を塗布し、露光処理、現象処理の夫々
を順次流して所定部分を開口し、この後にベーク処理又
は紫外線照射処理を施しフォトレジスト膜を硬化させる
ことにより形成する。このマスク７７は、ベーク処理又
は紫外線照射処理を施し硬化させているので、この後に
さらにフォトレジスト膜でマスクを形成した場合におい
ても除去されない、前記ベータ処理は約１００〜１２０
［’Ｃ］程度の温度で行う。 次に、前記マスク７７をエツチングマスクとして使用し
、このマスク７７から露出する下層の窒化珪素膜７６を
加工してマスク７６を形成する。 次に、前記マスク７７上にｐ−型ウェル領域３５の領域
が開口されたマスク７８を形成する。マスク７８はフォ
トリソグラフィ技術を使用したフォトレジスト膜で形成
する。マスク７８は主に不純物導入マスクとして使用さ
れる。このマスク７８を形成する際には、その下層のマ
スク７７は前述のように硬化されているので除去されな
い。 次に、マスク７７．７８．厚い膜厚の酸化珪素膜７３Ａ
を不純物導入マスクとして使用し、第１９図に示すよう
に、ｐ”型ウェル領域３５の非活性領域の主面部にｐ型
不純物３７ｐを導入する。このｐ型不純物３７ｐはｐ−
型ウェル領域３５の活性領域の主面部にはマスク７７及
び酸化珪素膜７３Ａが存在するので導入されない。また
、ｐ型不純物３７ｐはに型ウェル領域３４Ａ、３４Ｂ、
ｎ型ウェル領域３４Ｂの夫々の活性領域及び非活性領域
の主面部にはマスク７７．７８、酸化珪素膜７３Ａが存
在するので導入されない、このｐ型不純物３７ｐは、例
えば１０１３［ａｔｏｍｓ／ｃｍ”１程度の不純物濃度
のＢを使用し、１００〜１５０（本実施例では１２０〜
１３０）［ＫｅＶ］程度の高エネルギのイオン打込法で
導入する。つまり、ｐ型不純物３７ｐは、この後に形成
される素子間分離用絶縁１１１３６の底部分に不純物濃
度のピークを有する（ｐ−型ウェル領域３５の表面から
前記素子間分離用絶縁膜３６の膜厚の２分の１の寸法に
相当する深さの位置に不純物濃度のピークを有する）よ
うに導入される。 次に、前記マスク７８．７７の夫々をアッシング処理等
により順次除去し、マスク７６を露出させる。 そして、このマスク７６を耐酸化マスクとして使用し、
マスク７６から露出する酸化珪素膜７３．７３Ａの夫々
を成長させることにより、素子間分離用絶縁膜３６を形
成することができる。素子間分離用絶縁膜３６は、約１
０００［”Ｃ］程度の高温度のスチーム酸化法により形
成し、約６００〜８００［ｎｍ］程度の膜厚で形成する
。この素子間分離用絶縁膜３６を形成する高温度のスチ
ーム酸化法により、先に導入されたｐ型不純物３７ｐに
引き伸し拡散が施され、ｐ型チャネルストッパ領域３７
が形成される。 ｐ型チャネルストッパ領域３７を形成するｐ型不純物３
７ｐは前述のように主に素子間分離用絶縁膜３６を形成
するマスク７６を用いて導入されているので。 ｐ型チャネルストッパ領域３７は素子間分離用絶縁膜３
６に対して自己整合で形成される。この後、前記マスク
７６を例えば熱リン酸により除去する（第２０図参照）
、そして、第２０図に示すように、ｎ−型ウェル領域３
４Ａ、３４Ｂ、ｎ型ウェル領域３４Ｂ、メ型ウェル領域
３５の夫々の活性領域の主面上に酸化珪素膜７９を形成
する。この酸化珪素膜７９は、素子間分離用絶縁膜３６
を形成する際に素子間分離用絶縁膜３６の端部に形成さ
れる窒化物所謂ホワイトリボンを除去する目的で形成さ
れる。酸化珪素膜７９は、９００〜１０００［’Ｃ］程
度のスチーム酸化法により形成し、約５０〜７０［ｎｍ
ｌ程度の膜厚で形成される。 前記ｐ型チャネルストッパ領域３７は、第３２図（基板
表面からの不純物濃度分布を示す図）に示すように、高
エネルギのイオン打込法でｐ型不純物３７ｐｔｔｐ−型
ウェル領域３５の表面から深い位置に導入しているので
、素子間分離用絶縁膜３６とｐ−型ウェル領域３５との
界面部分のｐ−型ウェル領域３５の表面において最大の
不純物濃度を有している。また。 ｐ型チャネルストッパ領域３７のｐ型不純物３７Ｐは、
素子間分離用絶縁膜３６の酸化時にその中に取り込まれ
る量が少ない、つまり、同第３２図に示すように、ｐ型
チャネルストッパ領域３７の表面の不純物濃度は素子間
分離用絶縁膜３６中に取り込まれる不純物濃度に比べて
高くなる。したがって、ｐ型チャネルストッパ領域３７
は、素子間分離用絶縁膜３６下の表面の不純物濃度を高
くすることができるので、寄生ＭＯ８のしきい値電圧を
高め、素子間分離能力を高めることができる。また、Ｐ
型チャネルストッパ領域３７は、表面の不純物濃度を高
くすることができ、素子間分離用絶縁膜３６中に取り込
まれる量を見込んでｐ型不純物３７ｐを導入することが
なくなるので、横方向の拡散量（ｐ型不純物３７ｐの活
性領域側へのしみだし量）を低減することができる。 このように、（１８−１０）ｐ−型ウェル領域３５の非
活性領域の主面に形成されるｐ型チャネルストッパ領域
３７及び素子間分離用絶縁膜３６で周囲を規定された活
性領域の主面にｎチャネルＭＩＳＦＥＴＱｎを構成する
混在型半導体集積回路装置ｌにおいて、前記ｐ型チャネ
ルストッパ領域３７と前記素子間分離用絶縁膜３６との
境界部分での前記ｐ型チャネルストッパ領域３７の不純
物濃度を、前記ｐ型チャネルストッパ領域３７を形成す
るｐ型不純物３７ｐが前記素子間分離用絶縁膜３６中に
取り込まれるｐ型不純物の濃度に比べて高く構成する（
第３２図参照）、この構成はｐ型チャネルストッパ領゛
域３７を形成するｐ型不純物３７Ｐを高エネルギのイオ
ン打込法で導入することにより形成される。この構成に
より、前記素子間分離用絶縁膜３６中にｐ型不純物３７
ｐが取り込まれる量を低減し、前記素子間分離用絶縁膜
３Ｂ下のｐ型チャネルストッパ領域３７の不純物濃度を
高くすることができるので、寄生ＭＯ５のしきい値電圧
を高くして素子間分離能力を向上し、混在型半導体集積
回路装置！！１の集積度を向上することができると共に
、前記素子間分離用絶縁膜３６中にｐ型不純物３７ｐが
取り込まれる量を低減し、前記ｐ型チャネルストッパ領
域３７の不純物濃度を過剰に高くする必要がないので、
ｐ型チャネルストッパ領域３７を形成するｐ型不純物３
７ｐの活性領域側への回り込み量を低減して前記ｎチャ
ネルＭＩＳＦＥＴＱｎの狭チャネル効果を低減し、より
混在型半導体集積回路装置１の集積度を向上することが
できる。
【コレクタ電位引上げ用半導体領域形成工程】次に、第
２１図に示すように、前記バイポーラトランジスタＴ１
の形成領域においてｎ型ウェル領域３４Ｂの主面部、バ
イポーラトランジスタＴ２の形成領域においてイ型ウェ
ル領域３４Ｂの主面部の夫々にコレクタ電位引上げ用ゴ
型半導体領域４０を形成すると共に、入力部ＩＮの静電
気破壊防止回路ｌのクランプ用ＭＩＳＦＥＴＱｃの形成
領域においてイ型ウェル領域３４Ｂの主面部にｎ°型半
導体領域４０を形成する。つまり、コレクタ電位引上げ
用ｄ型半導体領域４０．ゴ型半導体領域４０の夫々は同
一製造工程で形成される。コレクタ電位引上げ用ｎ°型
半導体領域４０、ｎ゛型半導体領域４０の夫々は１例え
ば１０”〜１０”［ａｔｏｍｓ／ （！ｌ”］程度の不
純物濃度のＰを使用し、９０〜ｌｌＯ［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。コレクタ電位引上
げ用ゴ型半導体領域４０、ｎ゛型半導体領域４０の夫々
は埋込型のｎ°型半導体領域３１Ｂ、埋込型のｐ°型半
導体領域３２に接触できるように、拡散速度の速いＰを
ｎ型不純物として使用する。このｎ型不純物は、活性化
を目的とし、かつ不純物導入のダメージを低減し、かつ
深い接合深さを得るために、導入後に約１０００［’Ｃ
］程度の高温度で約２０〜３０分径度の熱処理が施され
る。また、前記ｎ型不純物はフォトリソグラフィ技術で
形成した不純物導入マスク（フォトレジスト膜）を用い
て導入される。
２１図に示すように、前記バイポーラトランジスタＴ１
の形成領域においてｎ型ウェル領域３４Ｂの主面部、バ
イポーラトランジスタＴ２の形成領域においてイ型ウェ
ル領域３４Ｂの主面部の夫々にコレクタ電位引上げ用ゴ
型半導体領域４０を形成すると共に、入力部ＩＮの静電
気破壊防止回路ｌのクランプ用ＭＩＳＦＥＴＱｃの形成
領域においてイ型ウェル領域３４Ｂの主面部にｎ°型半
導体領域４０を形成する。つまり、コレクタ電位引上げ
用ｄ型半導体領域４０．ゴ型半導体領域４０の夫々は同
一製造工程で形成される。コレクタ電位引上げ用ｎ°型
半導体領域４０、ｎ゛型半導体領域４０の夫々は１例え
ば１０”〜１０”［ａｔｏｍｓ／ （！ｌ”］程度の不
純物濃度のＰを使用し、９０〜ｌｌＯ［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。コレクタ電位引上
げ用ゴ型半導体領域４０、ｎ゛型半導体領域４０の夫々
は埋込型のｎ°型半導体領域３１Ｂ、埋込型のｐ°型半
導体領域３２に接触できるように、拡散速度の速いＰを
ｎ型不純物として使用する。このｎ型不純物は、活性化
を目的とし、かつ不純物導入のダメージを低減し、かつ
深い接合深さを得るために、導入後に約１０００［’Ｃ
］程度の高温度で約２０〜３０分径度の熱処理が施され
る。また、前記ｎ型不純物はフォトリソグラフィ技術で
形成した不純物導入マスク（フォトレジスト膜）を用い
て導入される。
次に、前記ｎチャネルＭＩＳＦＥＴＱｎの形成領域にお
いてｐ−型ウェル領域３５の主面部、ｐチャネルＭＩＳ
ＦＥＴＱｐの形成領域において１型ウエル領域３４Ａの
主面部の夫々を含む基板全面に、第１回目のしきい値電
圧調整用不純物を導入する。 このしきい値電圧調整用不純物は、例えば１０１２［ａ
ｔｏｍｓ／ ａｎ”］程度の不純物濃度のＢを使用し、
２０〜４０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。このしきい値電圧調整用不純物は標準のしき
い値電圧を有するｎチャネルＭＩＳＦＥＴＱｎ、所定の
絶対値で高いしきい値電圧を有するｐチャネルＭＩＳＦ
ＥＴＱＰの夫々のしきい値電圧を調整するための不純物
である。本実施例において、ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは約０．６［Ｖ］の標準の絶対値で低
いしきい値電圧に調整される。ｐチャネルＭＩＳＦＥＴ
Ｑｐは約−０，８［Ｖ］の絶対値で高いしきい値電圧に
調整される。 例えば、第３３図（等価回路図）に示すバイポーラトラ
ンジスタ及び０ＭＯ８を混在させたＢ１−ＣＭＯＳゲー
ト回路■及び次段のＣＭＯＳゲート回路■回路−て、す
べてのｐチャネルＭＩＳＦＥＴＱｐは前述の高いしきい
値電圧に調整される。 次に、特定のｎチャネルＭＩＳＦＥＴＱｎの形成領域に
おいてｐ−型ウェル領域３５の主面部、特定以外のｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域において１型ウエル
領域３４Ａの主面部の夫々に第２回目のしきい値電圧調
整用不純物を導入する。このしきい値電圧調整用不純物
は、１０″１〜１０１２［ａｔｏｍｇ／ａｎ”コ程度の
不純物濃度のＢを使用し、２０〜４０［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。前記同第３３図（
等価回路図）に第２回目のしきい値電圧調整用不純物が
導入される領域を破線で囲んである。特定のｎチャネル
ＭＩＳＦＥＴＱｎは次段のＣＭＯＳゲート回路■回路−
ャネルＭＩＳＦＥＴＱｎである。この特定のｎチャネル
ＭＩＳＦＥＴＱｎは、第２回目のしきい値電圧調整用不
純物の導入により、高いしきい値電圧約０．８［Ｖ］に
設定される。また、特定のｐチャネルＭＩＳＦＥＴＱｐ
は同様に次段のＣＭＯＳゲート回路■回路−ャネルＭＩ
ＳＦＥＴＱＰである。 この特定のｐチャネルＭＴＳ、ＦＥＴＱｐは予じめ第１
回目のしきい値電圧調整用不純物の導入により絶対値で
高いしきい値電圧に設定されている。 第２回目のしきい値電圧調整用不純物は、前記特定以外
のｐチャネルＭＩＳＦＥＴＱｐに導入され、標準の絶対
値で低いしきい値電圧約−〇。 ６［ｖ］に設定される。 第３３図に示すＢ１−ＣＭＯＳゲート回路■は。 入力信号電圧Ｓｉｎが約０又は５［■］に対して、Ｉ！
１８力信号電圧が約０．８又は４．２［Ｖ］である。つ
まり、次段のＣＭＯＳゲート回路■回路−チャネルＭＩ
ＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々を標
準のしきい値電圧に設定した場合、常時導通し、電源電
圧Ｖｃｃ−基準電圧Ｖｓｓ間に貫通電流が流れるので、
前述のように高いしきい値電圧に設定されている。 また、すべてのｎチャネルＭＩＳＦＥＴＱｎの標準のし
きい値電圧を設定する第１回目のしきい値電圧を調整す
る際に、予じめすべてのＰチャネルＭＩＳＦＥＴＱＰの
しきい値電圧を高いしきい値電圧に設定し、次に、第２
回目のしきい値電圧を調整する際に、特定のｎチャネル
ＭＩＳＦＥＴＱｎを標準のしきい値電圧から高いしきい
値電圧に設定すると共に、特定以外のｐチャネルＭＩＳ
ＦＥＴＱｐを高いしきい値電圧から低い標準のしきい値
電圧に設定することにより、２回のしきい値電圧調整用
不純物の導入で４種類のしきい値電圧を設定することが
できる。つまり、このしきい値電圧調整工程は、しきい
値電圧調整用不純物の導入工程数及び不純物導入マスク
の形成工程数を減らすことができるので、混在型半導体
集積回路装置１の製造工程数を低減することができる。
いてｐ−型ウェル領域３５の主面部、ｐチャネルＭＩＳ
ＦＥＴＱｐの形成領域において１型ウエル領域３４Ａの
主面部の夫々を含む基板全面に、第１回目のしきい値電
圧調整用不純物を導入する。 このしきい値電圧調整用不純物は、例えば１０１２［ａ
ｔｏｍｓ／ ａｎ”］程度の不純物濃度のＢを使用し、
２０〜４０［ＫｅＶ］程度のエネルギのイオン打込法で
導入する。このしきい値電圧調整用不純物は標準のしき
い値電圧を有するｎチャネルＭＩＳＦＥＴＱｎ、所定の
絶対値で高いしきい値電圧を有するｐチャネルＭＩＳＦ
ＥＴＱＰの夫々のしきい値電圧を調整するための不純物
である。本実施例において、ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎは約０．６［Ｖ］の標準の絶対値で低
いしきい値電圧に調整される。ｐチャネルＭＩＳＦＥＴ
Ｑｐは約−０，８［Ｖ］の絶対値で高いしきい値電圧に
調整される。 例えば、第３３図（等価回路図）に示すバイポーラトラ
ンジスタ及び０ＭＯ８を混在させたＢ１−ＣＭＯＳゲー
ト回路■及び次段のＣＭＯＳゲート回路■回路−て、す
べてのｐチャネルＭＩＳＦＥＴＱｐは前述の高いしきい
値電圧に調整される。 次に、特定のｎチャネルＭＩＳＦＥＴＱｎの形成領域に
おいてｐ−型ウェル領域３５の主面部、特定以外のｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域において１型ウエル
領域３４Ａの主面部の夫々に第２回目のしきい値電圧調
整用不純物を導入する。このしきい値電圧調整用不純物
は、１０″１〜１０１２［ａｔｏｍｇ／ａｎ”コ程度の
不純物濃度のＢを使用し、２０〜４０［ＫｅＶ］程度の
エネルギのイオン打込法で導入する。前記同第３３図（
等価回路図）に第２回目のしきい値電圧調整用不純物が
導入される領域を破線で囲んである。特定のｎチャネル
ＭＩＳＦＥＴＱｎは次段のＣＭＯＳゲート回路■回路−
ャネルＭＩＳＦＥＴＱｎである。この特定のｎチャネル
ＭＩＳＦＥＴＱｎは、第２回目のしきい値電圧調整用不
純物の導入により、高いしきい値電圧約０．８［Ｖ］に
設定される。また、特定のｐチャネルＭＩＳＦＥＴＱｐ
は同様に次段のＣＭＯＳゲート回路■回路−ャネルＭＩ
ＳＦＥＴＱＰである。 この特定のｐチャネルＭＴＳ、ＦＥＴＱｐは予じめ第１
回目のしきい値電圧調整用不純物の導入により絶対値で
高いしきい値電圧に設定されている。 第２回目のしきい値電圧調整用不純物は、前記特定以外
のｐチャネルＭＩＳＦＥＴＱｐに導入され、標準の絶対
値で低いしきい値電圧約−〇。 ６［ｖ］に設定される。 第３３図に示すＢ１−ＣＭＯＳゲート回路■は。 入力信号電圧Ｓｉｎが約０又は５［■］に対して、Ｉ！
１８力信号電圧が約０．８又は４．２［Ｖ］である。つ
まり、次段のＣＭＯＳゲート回路■回路−チャネルＭＩ
ＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々を標
準のしきい値電圧に設定した場合、常時導通し、電源電
圧Ｖｃｃ−基準電圧Ｖｓｓ間に貫通電流が流れるので、
前述のように高いしきい値電圧に設定されている。 また、すべてのｎチャネルＭＩＳＦＥＴＱｎの標準のし
きい値電圧を設定する第１回目のしきい値電圧を調整す
る際に、予じめすべてのＰチャネルＭＩＳＦＥＴＱＰの
しきい値電圧を高いしきい値電圧に設定し、次に、第２
回目のしきい値電圧を調整する際に、特定のｎチャネル
ＭＩＳＦＥＴＱｎを標準のしきい値電圧から高いしきい
値電圧に設定すると共に、特定以外のｐチャネルＭＩＳ
ＦＥＴＱｐを高いしきい値電圧から低い標準のしきい値
電圧に設定することにより、２回のしきい値電圧調整用
不純物の導入で４種類のしきい値電圧を設定することが
できる。つまり、このしきい値電圧調整工程は、しきい
値電圧調整用不純物の導入工程数及び不純物導入マスク
の形成工程数を減らすことができるので、混在型半導体
集積回路装置１の製造工程数を低減することができる。
【ゲート絶縁膜形成工程１
次に、前記に型ウェル領域３４Ａ、３４Ｂ、ｎ型ウエル
領域３４Ｂ、ｐ−型ウェル領域３５の夫々の活性領域の
主面上の酸化珪素膜７９を除去し、夫々の主面を露出さ
せる。 次に、前記露出させたπ型ウェル領域３４Ａ、３４Ｂ、
ｎ型ウェル領域３４Ｂ、ｐ”型ウェル領域３５の夫々の
主面上にゲート絶縁膜４３を形成する。このゲート絶縁
膜４３は、例えば８００〜９００［’Ｃ］程度の高温度
のスチーム酸化法で形成し、１５〜２５［ｎｍ１程度の
膜厚で形成する。このゲート絶縁膜４３を形成する工程
により、特に、入力部ＩＮの静電気破壊防止回路Ｉのク
ランプ用ＭＩＳＦＥＴＱＣのｎ°型半導体領域４０の主
面上に厚い膜厚の絶縁膜４１を形成することができる。 この絶縁膜４１は、ｎ°型半導体領域４０の主面部の不
純物濃度が高いので、増殖酸化によりゲート絶縁膜４３
に比べて厚い膜厚に形成することができる。絶縁膜４１
は例えば８０〜１００［ｎｍｌ程度の膜厚で形成される
。 （ゲート配線形成工程１］ 次に、ゲート絶縁膜４３上及び素子間分離用絶縁１１３
６上を含む基板全面に多結晶珪素膜を形成する。 多結晶珪素膜は、ＣＶＤ法で堆積させ、２００〜３００
［ｎｍｌ程度の膜厚で形成する。多結晶珪素膜には、熱
拡散法により、抵抗値を低減するｎ型不純物例えばＰが
導入される。 次に、前記多結晶珪素膜上に遷移金属シリサイド膜例え
ばＷＳｉ、膜を形成する。この遷移金属シリサイド膜は
、例えばＣＶＤ法又はスパッタ法により堆積し、９０〜
１１０［ｎｍ１程度の膜厚で形成する。この遷移金属シ
リサイド膜及び前記多結晶珪素膜は製造工程における第
１層目のゲート配線形成工程として形成される。 次に、前記遷移金属シリサイド膜上の全面に層間絶縁膜
８０を形成する。この層間絶縁膜８０は無機シランガス
（Ｓ ｉ Ｈ，又はＳ ｉ Ｈ，ＣＱ、）及び酸化窒素
ガス（Ｎ２０）をソースガスとするＣＶＤ法で堆積した
酸化珪素膜で形成する。この酸化珪素膜は、段差部分で
のステップカバレッジが高く、しかも膜の縮みが少ない
特徴がある。この層間絶縁膜８０は例えば３５０〜４５
０［ｎｍｌ程度の膜厚で形成する。 次に、第２２図に示すように、前記層間絶縁膜８０、遷
移金属シリサイド膜、多結晶珪素膜の夫々を所定の形状
に順次エツチングし、ゲート電極４４及びワード線（Ｗ
Ｌ ）４４を形成する。ゲート電極４４、ワード線４
４の夫々の上部の層間絶縁膜８０はそのまま残存させる
。前記エツチングは、フォトリソグラフィ技術で形成し
たエツチングマスク（フォトレジスト膜）を使用し、Ｒ
ＩＥ等の異方性エツチングで行う、このゲート電極４４
を形成することｌこより、入力部ＩＮの静電気破壊防止
回路■のクランプ用ＭＩＳＦＥＴＱａが実質的に完成す
る。 次に、高温度の熱処理を施し、前記遷移金属シリサイド
膜のデンシファイ処理及びエツチングダメージを回復す
る。この熱処理は約９００〜１０００ ［”Ｃ］程度の
高温度で約３０分行う。 次に、高温度の酸化処理を施し、ゲート電極４４゜ワー
ド線４４の露出する表面を酸化し、特にゲート電極４４
の端部のゲート絶縁膜４３の絶縁耐圧を向上させる。こ
の酸化処理は約８５０〜９００［’Ｃ］の高温度におい
てドライ酸化法により行う。 【低濃度の半導体領域形成工程１ 次に、素子間分離用絶縁膜３６及び層間絶縁膜８０（及
びゲート電極４４）を不純物導入マスクとして用い、ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、入力部ＩＮ
のクランプ用ＭＩＳＦＥＴＱｃ、メモリセルアレイＭＡ
のメモリセル選択用ＭＩＳＦＥＴＱｓの夫々の形成領域
において、メ型ウェル領域３５の主面部にｎ型不純物４
５ｎを導入する。このｎ型不純物４５ｎはゲート電極４
４に対して自己整合で導入される。 また、このｎ型不純物４５ｎは、パイポーラトランジス
タＴ１、Ｔ２の夫々のＰ型ベース領域の形成領域におい
てに型ウェル領域３４Ｂ、ｎ型ウエル領域３４Ｂの夫々
の主面部にも導入される。ｎ型不純物４５ｎは、例えば
１０ ” ［ａｔｏｍｓ／ （！Ｉｌ”］程度の不純物
濃度のＰを用い、５０〜７０［ＫｅＶ］程度のエネルギ
のイオン打込法で導入する２ 前述したように、メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓの少なくともスタックド構造の情報蓄積用
容量素子Ｃに接続される側のｎ型半導体領域４５を形成
するｎ型不純物４５ｎは１０１４［ａｔｏｍｓ／ ａｍ
２］未満の低不純物濃度のイオン打込法で導入されるの
で、スタックド構造の情報蓄積用容量素子Ｃの情報とな
る電荷のリーク量が低減される。また、前記ｎ型不純物
４５ｎは、低不純物濃度で導入されるので、ｎチャネル
ＭＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴＱｓ
の夫々をＬＤＤ構造で形成することができる。 また、前記バイポーラトランジスタＴ１、Ｔ２の夫々に
導入されたｎ型不純物４５ｎは、Ｐ型ベース領域の表面
の不純物濃度を下げることができるので、このｐ型ベー
ス領域と後工程で形成されるｎ型エミッタ領域との表面
部分のｐｎ接合部に付加される寄生容量を小さくするこ
とができる。つまり、バイポーラトランジスタＴ１、Ｔ
２の夫々は高周波特性を向上することができる。また、
ｎ型不純物４５ｎは、前記Ｐ型ベース領域とｎ型エミッ
タ領域との表面部分のｐｎ接合耐圧を向上することがで
きる。つまり、バイポーラトランジスタＴ１、Ｔ２の夫
々は高耐圧化を図ることができる。 しかも、前記バイポーラトランジスタＴ１．Ｔ２の夫々
に導入されるｎ型不純物４５ｎは、ｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、メモリセル選択用ＭＩＳＦＥ
ＴＱｓの夫々に導入されるｎ型不純物４５ｎを導入する
工程で導入することができるので、混在型半導体集積回
路袋［１の製造工程数を低減することができる。 前記バイポーラトランジスタＴ１、Ｔ２の夫々の領域に
導入されるｎ型不純物４５ｎは、基本的にｐ型ベース領
域の真性ベース領域であるｐ型半導体領域４２（約１０
”［ａｔｏｍｓ／ Ｃ！ｌ”〕程度）を形成するため
にそれに比べて低い不純物濃度で導入されることが条件
となる。一方、前述のｐ型ベース領域とｎ型エミッタ領
域との境界領域の表面部分に形成される寄生容量が約１
０Ｃ％］以上低減するにはｎ型不純物４５ｎは１０ ”
［ａｔｏｍｓ／ 備”］程度の不純物濃度で導入する
必要がある。したがって、バイポーラトランジスタＴ１
、Ｔ２の夫々の領域に導入されるｎ型不純物は、ｎチャ
ネルＭＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの夫々をＬＤＤ化するｎ型不純物４５ｎの不純物濃
度が最適な濃度であり、しかもｎ型エミッタ領域に比べ
て浅い領域（表面から約０．２［μｍ］まで）のｐ型ベ
ース領域の不純物濃度を下げるにはｎ型不純物４５ｎを
導入する条件が最適であるので、本実施例はこのｎ型不
純物４５ｎを使用する。 前記ｎ型不純物４５ｎを導入する際にはｐチャネルＭＩ
ＳＦＥＴＱＰの形成領域は不純物導入マスク（フォトレ
ジスト膜）で覆われている。 次に、素子間分離用絶縁膜３６及び層間絶縁膜８０（及
びゲート電極４４）を不純物導入マスクとして用い、第
２３ｉ１ｉｉｉ１に示すように、ｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域において、ｎ−型ウェル領域３４Ａの
主面部にｐ型不純物４６ｐを導入する。このｐ型不純物
４６ｐはゲート電極４４に対して自己整合で導入される
。ｐ型不純物４６ｐは、例えば１０１２〜１０ ” ［
ａｔｏｍｓ／ ｃｍ”］程度の不純物濃度のＢ Ｆ、（
又はＢ）を用い、４０〜６０［Ｋ ｅ Ｖ］程度のエネ
ルギのイオン打込法で導入する。Ｐ型不純物４６ｐを導
入する際にはｎチャネルＭＩＳＦＥＴＱｎ、メモリセル
選択用ＭＩＳＦＥＴＱｓ、クランプ用ＭＩＳＦＥＴＱｃ
、バイポーラトランジスタＴ１、Ｔ２の夫々の形成領域
は不純物導入マスク（フォトレジスト膜）で覆れている
。 【スペーサ形成工程】 次に、第２４図に示すように、前記ゲート電極４４、ワ
ード線４４、それらの上層の層間絶縁膜８０の夫々の側
壁にサイドウオールスペーサ４７を形成する。サイドウ
オールスペーサ４７は、酸化珪素膜を堆積し、この酸化
珪素膜を堆積した膜厚に相当する分、ＲＩＥ等の異方性
エツチングを施すことにより形成することができる。サ
イドウオールスペーサ４７の酸化珪素膜は前記層間絶縁
膜８０と同一膜質つまり無機シランガス及び酸化窒素ガ
スをソースガスとするＣＶＤ法で形成する。この酸化珪
素膜は例えば４００〜５００［ｎｍ１程度の膜厚で形成
する。このサイドウオールスペーサ４７のゲート長方向
（チャネル長方向）の長さは約２５０〜３００［ｎｍ１
程度で形成される。
領域３４Ｂ、ｐ−型ウェル領域３５の夫々の活性領域の
主面上の酸化珪素膜７９を除去し、夫々の主面を露出さ
せる。 次に、前記露出させたπ型ウェル領域３４Ａ、３４Ｂ、
ｎ型ウェル領域３４Ｂ、ｐ”型ウェル領域３５の夫々の
主面上にゲート絶縁膜４３を形成する。このゲート絶縁
膜４３は、例えば８００〜９００［’Ｃ］程度の高温度
のスチーム酸化法で形成し、１５〜２５［ｎｍ１程度の
膜厚で形成する。このゲート絶縁膜４３を形成する工程
により、特に、入力部ＩＮの静電気破壊防止回路Ｉのク
ランプ用ＭＩＳＦＥＴＱＣのｎ°型半導体領域４０の主
面上に厚い膜厚の絶縁膜４１を形成することができる。 この絶縁膜４１は、ｎ°型半導体領域４０の主面部の不
純物濃度が高いので、増殖酸化によりゲート絶縁膜４３
に比べて厚い膜厚に形成することができる。絶縁膜４１
は例えば８０〜１００［ｎｍｌ程度の膜厚で形成される
。 （ゲート配線形成工程１］ 次に、ゲート絶縁膜４３上及び素子間分離用絶縁１１３
６上を含む基板全面に多結晶珪素膜を形成する。 多結晶珪素膜は、ＣＶＤ法で堆積させ、２００〜３００
［ｎｍｌ程度の膜厚で形成する。多結晶珪素膜には、熱
拡散法により、抵抗値を低減するｎ型不純物例えばＰが
導入される。 次に、前記多結晶珪素膜上に遷移金属シリサイド膜例え
ばＷＳｉ、膜を形成する。この遷移金属シリサイド膜は
、例えばＣＶＤ法又はスパッタ法により堆積し、９０〜
１１０［ｎｍ１程度の膜厚で形成する。この遷移金属シ
リサイド膜及び前記多結晶珪素膜は製造工程における第
１層目のゲート配線形成工程として形成される。 次に、前記遷移金属シリサイド膜上の全面に層間絶縁膜
８０を形成する。この層間絶縁膜８０は無機シランガス
（Ｓ ｉ Ｈ，又はＳ ｉ Ｈ，ＣＱ、）及び酸化窒素
ガス（Ｎ２０）をソースガスとするＣＶＤ法で堆積した
酸化珪素膜で形成する。この酸化珪素膜は、段差部分で
のステップカバレッジが高く、しかも膜の縮みが少ない
特徴がある。この層間絶縁膜８０は例えば３５０〜４５
０［ｎｍｌ程度の膜厚で形成する。 次に、第２２図に示すように、前記層間絶縁膜８０、遷
移金属シリサイド膜、多結晶珪素膜の夫々を所定の形状
に順次エツチングし、ゲート電極４４及びワード線（Ｗ
Ｌ ）４４を形成する。ゲート電極４４、ワード線４
４の夫々の上部の層間絶縁膜８０はそのまま残存させる
。前記エツチングは、フォトリソグラフィ技術で形成し
たエツチングマスク（フォトレジスト膜）を使用し、Ｒ
ＩＥ等の異方性エツチングで行う、このゲート電極４４
を形成することｌこより、入力部ＩＮの静電気破壊防止
回路■のクランプ用ＭＩＳＦＥＴＱａが実質的に完成す
る。 次に、高温度の熱処理を施し、前記遷移金属シリサイド
膜のデンシファイ処理及びエツチングダメージを回復す
る。この熱処理は約９００〜１０００ ［”Ｃ］程度の
高温度で約３０分行う。 次に、高温度の酸化処理を施し、ゲート電極４４゜ワー
ド線４４の露出する表面を酸化し、特にゲート電極４４
の端部のゲート絶縁膜４３の絶縁耐圧を向上させる。こ
の酸化処理は約８５０〜９００［’Ｃ］の高温度におい
てドライ酸化法により行う。 【低濃度の半導体領域形成工程１ 次に、素子間分離用絶縁膜３６及び層間絶縁膜８０（及
びゲート電極４４）を不純物導入マスクとして用い、ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、入力部ＩＮ
のクランプ用ＭＩＳＦＥＴＱｃ、メモリセルアレイＭＡ
のメモリセル選択用ＭＩＳＦＥＴＱｓの夫々の形成領域
において、メ型ウェル領域３５の主面部にｎ型不純物４
５ｎを導入する。このｎ型不純物４５ｎはゲート電極４
４に対して自己整合で導入される。 また、このｎ型不純物４５ｎは、パイポーラトランジス
タＴ１、Ｔ２の夫々のＰ型ベース領域の形成領域におい
てに型ウェル領域３４Ｂ、ｎ型ウエル領域３４Ｂの夫々
の主面部にも導入される。ｎ型不純物４５ｎは、例えば
１０ ” ［ａｔｏｍｓ／ （！Ｉｌ”］程度の不純物
濃度のＰを用い、５０〜７０［ＫｅＶ］程度のエネルギ
のイオン打込法で導入する２ 前述したように、メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓの少なくともスタックド構造の情報蓄積用
容量素子Ｃに接続される側のｎ型半導体領域４５を形成
するｎ型不純物４５ｎは１０１４［ａｔｏｍｓ／ ａｍ
２］未満の低不純物濃度のイオン打込法で導入されるの
で、スタックド構造の情報蓄積用容量素子Ｃの情報とな
る電荷のリーク量が低減される。また、前記ｎ型不純物
４５ｎは、低不純物濃度で導入されるので、ｎチャネル
ＭＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴＱｓ
の夫々をＬＤＤ構造で形成することができる。 また、前記バイポーラトランジスタＴ１、Ｔ２の夫々に
導入されたｎ型不純物４５ｎは、Ｐ型ベース領域の表面
の不純物濃度を下げることができるので、このｐ型ベー
ス領域と後工程で形成されるｎ型エミッタ領域との表面
部分のｐｎ接合部に付加される寄生容量を小さくするこ
とができる。つまり、バイポーラトランジスタＴ１、Ｔ
２の夫々は高周波特性を向上することができる。また、
ｎ型不純物４５ｎは、前記Ｐ型ベース領域とｎ型エミッ
タ領域との表面部分のｐｎ接合耐圧を向上することがで
きる。つまり、バイポーラトランジスタＴ１、Ｔ２の夫
々は高耐圧化を図ることができる。 しかも、前記バイポーラトランジスタＴ１．Ｔ２の夫々
に導入されるｎ型不純物４５ｎは、ｎチャネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、メモリセル選択用ＭＩＳＦＥ
ＴＱｓの夫々に導入されるｎ型不純物４５ｎを導入する
工程で導入することができるので、混在型半導体集積回
路袋［１の製造工程数を低減することができる。 前記バイポーラトランジスタＴ１、Ｔ２の夫々の領域に
導入されるｎ型不純物４５ｎは、基本的にｐ型ベース領
域の真性ベース領域であるｐ型半導体領域４２（約１０
”［ａｔｏｍｓ／ Ｃ！ｌ”〕程度）を形成するため
にそれに比べて低い不純物濃度で導入されることが条件
となる。一方、前述のｐ型ベース領域とｎ型エミッタ領
域との境界領域の表面部分に形成される寄生容量が約１
０Ｃ％］以上低減するにはｎ型不純物４５ｎは１０ ”
［ａｔｏｍｓ／ 備”］程度の不純物濃度で導入する
必要がある。したがって、バイポーラトランジスタＴ１
、Ｔ２の夫々の領域に導入されるｎ型不純物は、ｎチャ
ネルＭＩＳＦＥＴＱｎ、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの夫々をＬＤＤ化するｎ型不純物４５ｎの不純物濃
度が最適な濃度であり、しかもｎ型エミッタ領域に比べ
て浅い領域（表面から約０．２［μｍ］まで）のｐ型ベ
ース領域の不純物濃度を下げるにはｎ型不純物４５ｎを
導入する条件が最適であるので、本実施例はこのｎ型不
純物４５ｎを使用する。 前記ｎ型不純物４５ｎを導入する際にはｐチャネルＭＩ
ＳＦＥＴＱＰの形成領域は不純物導入マスク（フォトレ
ジスト膜）で覆われている。 次に、素子間分離用絶縁膜３６及び層間絶縁膜８０（及
びゲート電極４４）を不純物導入マスクとして用い、第
２３ｉ１ｉｉｉ１に示すように、ｐチャネルＭＩＳＦＥ
ＴＱｐの形成領域において、ｎ−型ウェル領域３４Ａの
主面部にｐ型不純物４６ｐを導入する。このｐ型不純物
４６ｐはゲート電極４４に対して自己整合で導入される
。ｐ型不純物４６ｐは、例えば１０１２〜１０ ” ［
ａｔｏｍｓ／ ｃｍ”］程度の不純物濃度のＢ Ｆ、（
又はＢ）を用い、４０〜６０［Ｋ ｅ Ｖ］程度のエネ
ルギのイオン打込法で導入する。Ｐ型不純物４６ｐを導
入する際にはｎチャネルＭＩＳＦＥＴＱｎ、メモリセル
選択用ＭＩＳＦＥＴＱｓ、クランプ用ＭＩＳＦＥＴＱｃ
、バイポーラトランジスタＴ１、Ｔ２の夫々の形成領域
は不純物導入マスク（フォトレジスト膜）で覆れている
。 【スペーサ形成工程】 次に、第２４図に示すように、前記ゲート電極４４、ワ
ード線４４、それらの上層の層間絶縁膜８０の夫々の側
壁にサイドウオールスペーサ４７を形成する。サイドウ
オールスペーサ４７は、酸化珪素膜を堆積し、この酸化
珪素膜を堆積した膜厚に相当する分、ＲＩＥ等の異方性
エツチングを施すことにより形成することができる。サ
イドウオールスペーサ４７の酸化珪素膜は前記層間絶縁
膜８０と同一膜質つまり無機シランガス及び酸化窒素ガ
スをソースガスとするＣＶＤ法で形成する。この酸化珪
素膜は例えば４００〜５００［ｎｍ１程度の膜厚で形成
する。このサイドウオールスペーサ４７のゲート長方向
（チャネル長方向）の長さは約２５０〜３００［ｎｍ１
程度で形成される。
【層間絶縁膜形成工程１］
次に、前記層間絶縁膜８０上、サイドウオールスペーサ
４７上等を含む基板全面に層間絶縁膜（符号を付けてい
ない）を形成する。この層間絶縁膜はスタックド構造の
情報蓄積用容量素子Ｃの夫々の電極層を加工する際のエ
ツチングストッパ層として使用されている。また１層間
絶縁膜はスタックド構造の情報蓄積用容量素子Ｃの下層
電極層５１とメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート電極４４、ワード線４４の夫々とを電
気的に分離するために形成されている。つまり、層間絶
縁膜は上層導電層の加工時のオーバエツチングによる削
れ量。 洗浄工程での削れ量等を見込んだ膜厚で形成されている
。居間絶縁膜は無機シランガス及び酸化窒素ガスをソー
スガスとするＣＶＤ法で堆積した酸化珪素膜で形成され
ている。つまり、この層間絶縁膜は、スタックド構造の
情報蓄積用容量素子Ｃの誘電体膜５２や下地の層間絶縁
＠８０との間に線膨張係数差に基づき発生するストレス
を低減することができる。層間絶縁膜は例えば１５０〜
２５０［ｎｍｌ程度の膜厚で形成する。 次に、第２５図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域（情報蓄積用容量素子Ｃの下層電極層５１が接続さ
れる側）４５上の前記層間絶縁膜を除去し、接続孔５０
を形成する。この接続孔５０はフォトリソグラフィ技術
及びエツチング技術を使用して形成する。前記接続孔５
０を形成した後はこの形成に使用したエツチングマスク
を除去する。 このエツチングマスクの除去後、エツチングダメージを
除去するために、高温の熱処理が行われる。 熱処理は約９００〜１０００［’Ｃ］程度の高温度で約
１０分行う、この熱処理工程により、先に導入されたｎ
型不純物４５ｎが引き伸し拡散され、低不純物濃度のｎ
型半導体領域４５が形成される。このｎ型半導体領域４
５を形成することにより、メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱ８が実質的に完成する。また、前記
熱処理工程により、先に導入されたｐ型不純物４６ｐが
引き伸し拡散され、低不純物濃度のｎ型半導体領域４６
が形成される。 【ゲート配線形成工程２】 次に、第２６図に示すように、メモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層５１を形成
する。下層電極層５１は、前記接続孔５０を通して一部
をｎ型半導体領域４５に接続し、他部をサイドウオール
スペーサ４７上、層間絶縁膜８０上の夫々に延在させて
いる。下層電極層５１は、例えばＣＶＤ法で堆積させた
多結晶珪素膜で形成し。 ２００〜３００［ｎ ｍｌ程度の比較的厚い膜厚で形成
する。この多結晶珪素膜は製造工程における第２層目の
ゲート配線形成工程により形成されている。下層電極層
５１は、多結晶珪素膜の堆積後、抵抗値を低減するｎ型
不純物例えばＰを熱拡散法により前記多結晶珪素膜に導
入し、この後フォトリソグラフィ技術及びエツチング技
術を用いて前記多結晶珪素膜を加工することにより形成
されている。前記下層電極層５１に導入されたｎ型不純
物は、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓの他方のｎ型半導体領域４５の主面部に拡散され、高
不純物濃度のゴ型半導体領域５１Ａを形成する。このゴ
型半導体領域５１Ａはメモリセル選択用ＭＩＳＦＥＴＱ
ｓの他方のｎ型半導体領域４５と下層電極層５１とのオ
ーミック特性を向上することができる（接触抵抗値の低
減）。
４７上等を含む基板全面に層間絶縁膜（符号を付けてい
ない）を形成する。この層間絶縁膜はスタックド構造の
情報蓄積用容量素子Ｃの夫々の電極層を加工する際のエ
ツチングストッパ層として使用されている。また１層間
絶縁膜はスタックド構造の情報蓄積用容量素子Ｃの下層
電極層５１とメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのゲート電極４４、ワード線４４の夫々とを電
気的に分離するために形成されている。つまり、層間絶
縁膜は上層導電層の加工時のオーバエツチングによる削
れ量。 洗浄工程での削れ量等を見込んだ膜厚で形成されている
。居間絶縁膜は無機シランガス及び酸化窒素ガスをソー
スガスとするＣＶＤ法で堆積した酸化珪素膜で形成され
ている。つまり、この層間絶縁膜は、スタックド構造の
情報蓄積用容量素子Ｃの誘電体膜５２や下地の層間絶縁
＠８０との間に線膨張係数差に基づき発生するストレス
を低減することができる。層間絶縁膜は例えば１５０〜
２５０［ｎｍｌ程度の膜厚で形成する。 次に、第２５図に示すように、メモリセルＭ形成領域の
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域（情報蓄積用容量素子Ｃの下層電極層５１が接続さ
れる側）４５上の前記層間絶縁膜を除去し、接続孔５０
を形成する。この接続孔５０はフォトリソグラフィ技術
及びエツチング技術を使用して形成する。前記接続孔５
０を形成した後はこの形成に使用したエツチングマスク
を除去する。 このエツチングマスクの除去後、エツチングダメージを
除去するために、高温の熱処理が行われる。 熱処理は約９００〜１０００［’Ｃ］程度の高温度で約
１０分行う、この熱処理工程により、先に導入されたｎ
型不純物４５ｎが引き伸し拡散され、低不純物濃度のｎ
型半導体領域４５が形成される。このｎ型半導体領域４
５を形成することにより、メモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱ８が実質的に完成する。また、前記
熱処理工程により、先に導入されたｐ型不純物４６ｐが
引き伸し拡散され、低不純物濃度のｎ型半導体領域４６
が形成される。 【ゲート配線形成工程２】 次に、第２６図に示すように、メモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃの下層電極層５１を形成
する。下層電極層５１は、前記接続孔５０を通して一部
をｎ型半導体領域４５に接続し、他部をサイドウオール
スペーサ４７上、層間絶縁膜８０上の夫々に延在させて
いる。下層電極層５１は、例えばＣＶＤ法で堆積させた
多結晶珪素膜で形成し。 ２００〜３００［ｎ ｍｌ程度の比較的厚い膜厚で形成
する。この多結晶珪素膜は製造工程における第２層目の
ゲート配線形成工程により形成されている。下層電極層
５１は、多結晶珪素膜の堆積後、抵抗値を低減するｎ型
不純物例えばＰを熱拡散法により前記多結晶珪素膜に導
入し、この後フォトリソグラフィ技術及びエツチング技
術を用いて前記多結晶珪素膜を加工することにより形成
されている。前記下層電極層５１に導入されたｎ型不純
物は、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓの他方のｎ型半導体領域４５の主面部に拡散され、高
不純物濃度のゴ型半導体領域５１Ａを形成する。このゴ
型半導体領域５１Ａはメモリセル選択用ＭＩＳＦＥＴＱ
ｓの他方のｎ型半導体領域４５と下層電極層５１とのオ
ーミック特性を向上することができる（接触抵抗値の低
減）。
次に、前記メモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層５１上を含む基板全面に誘電体
膜５２を形成する。誘電体膜５２は、前述したように基
本的には窒化珪素膜、酸化珪素膜の夫々を順次積層した
２層構造で形成されている。 下層の窒化珪素膜は、例えばＣＶＤ法で堆積させ、５〜
１０［ｎｍ１程度の膜厚で形成する。この窒化珪素膜を
形成する際には酸素の巻き込みをできる限り抑える。通
常の生産レベルで下層電極層５１である多結晶珪素膜上
に窒化珪素膜を形成した場合には、極微量の酸素の巻き
込みが生じるので、下層電極層５１と窒化珪素膜との間
に３［ｎｍ１以下の薄い膜厚の自然酸化珪素膜（図示し
ない）が形成される。 前記誘電体膜５２の上層の酸化珪素膜は、下層の窒化珪
素膜に高圧酸化法を施して形成し、１〜６［ｎ ｍ］程
度の膜厚で形成する。酸化珪素膜を形成すると下層の窒
化珪素膜は若干膜厚が減少する。 酸化珪素膜は基本的には１．５〜１０ ［ｔｏｌｌＦの
高圧及び８００〜１０００［’Ｃ］程度の高温度の酸素
ガス雰囲気中において形成する高圧スチーム酸化法によ
り形成する。本実施例の酸化珪素膜は、３〜３ 、８
［ｔｏｌｌＦの高圧及び酸化の際の酸素流量（ソースガ
ス）を２ ［Ｑ ／ｗｉｎ］、水素流量（ソースガス）
を３〜８［ｐ／耐ｎ］とする高圧スチーム酸化法により
形成している。高圧スチーム酸化法で形成される酸化珪
素膜は常圧（１［ｔｏｌｌＦ）で形成される酸化珪素膜
に比べて短時間で所望の膜厚に形成することができる。 つまり、高圧スチーム酸化法は、高温度の熱処理時間を
短縮することができるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓ等のソース領域及びドレイン領域のｐｎ接合深
さを浅くすることができる。特に、混在型半導体集積回
路装置１においては、埋込型のｎ°型半導体領域３１Ａ
、３１Ｂ。 埋込型のｐ°型半導体領域３２の夫々が設けられている
ので、ＭＩＳＦＥＴＱのソース領域、ドレイン領域の夫
々の接合深さを浅くすることは寄生容量の低減となり、
動作速度の高速化を図ることにつながる。 結果的に、前記誘電体膜５２は、自然酸化珪素膜。 窒化珪素膜、酸化珪素膜の夫々を順次積層した３層構造
で構成されている。自然酸化珪素膜は酸素の巻き込みを
低減すれば薄くすることができる。 また、製造工程数は増加するが、自然酸化珪素膜を窒化
し、誘電体膜５２を２層構造で構成することもできる。
容量素子Ｃの下層電極層５１上を含む基板全面に誘電体
膜５２を形成する。誘電体膜５２は、前述したように基
本的には窒化珪素膜、酸化珪素膜の夫々を順次積層した
２層構造で形成されている。 下層の窒化珪素膜は、例えばＣＶＤ法で堆積させ、５〜
１０［ｎｍ１程度の膜厚で形成する。この窒化珪素膜を
形成する際には酸素の巻き込みをできる限り抑える。通
常の生産レベルで下層電極層５１である多結晶珪素膜上
に窒化珪素膜を形成した場合には、極微量の酸素の巻き
込みが生じるので、下層電極層５１と窒化珪素膜との間
に３［ｎｍ１以下の薄い膜厚の自然酸化珪素膜（図示し
ない）が形成される。 前記誘電体膜５２の上層の酸化珪素膜は、下層の窒化珪
素膜に高圧酸化法を施して形成し、１〜６［ｎ ｍ］程
度の膜厚で形成する。酸化珪素膜を形成すると下層の窒
化珪素膜は若干膜厚が減少する。 酸化珪素膜は基本的には１．５〜１０ ［ｔｏｌｌＦの
高圧及び８００〜１０００［’Ｃ］程度の高温度の酸素
ガス雰囲気中において形成する高圧スチーム酸化法によ
り形成する。本実施例の酸化珪素膜は、３〜３ 、８
［ｔｏｌｌＦの高圧及び酸化の際の酸素流量（ソースガ
ス）を２ ［Ｑ ／ｗｉｎ］、水素流量（ソースガス）
を３〜８［ｐ／耐ｎ］とする高圧スチーム酸化法により
形成している。高圧スチーム酸化法で形成される酸化珪
素膜は常圧（１［ｔｏｌｌＦ）で形成される酸化珪素膜
に比べて短時間で所望の膜厚に形成することができる。 つまり、高圧スチーム酸化法は、高温度の熱処理時間を
短縮することができるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓ等のソース領域及びドレイン領域のｐｎ接合深
さを浅くすることができる。特に、混在型半導体集積回
路装置１においては、埋込型のｎ°型半導体領域３１Ａ
、３１Ｂ。 埋込型のｐ°型半導体領域３２の夫々が設けられている
ので、ＭＩＳＦＥＴＱのソース領域、ドレイン領域の夫
々の接合深さを浅くすることは寄生容量の低減となり、
動作速度の高速化を図ることにつながる。 結果的に、前記誘電体膜５２は、自然酸化珪素膜。 窒化珪素膜、酸化珪素膜の夫々を順次積層した３層構造
で構成されている。自然酸化珪素膜は酸素の巻き込みを
低減すれば薄くすることができる。 また、製造工程数は増加するが、自然酸化珪素膜を窒化
し、誘電体膜５２を２層構造で構成することもできる。
【ゲート配線形成工程３】
次に、前記誘電体膜５２上を含む基板全面に多結晶珪素
膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ、
１５０〜２５０［ｎｍ］程度の膜厚で形成する。この多
結晶珪素膜は製造工程における第３層目のゲート配線形
成工程により形成される。 この後、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により導入する。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域４５と相補性データ線５７との接続領域を除
くメモリセルアレイＭＡの全面において、前記多結晶珪
素膜上にエツチングマスクを形成する。エツチングマス
クは例えばフォトリソグラフィ技術を使用したフォトレ
ジスト膜で形成されている。この後、前記エツチングマ
スクを使用し、前記多結晶珪素膜、誘電体膜５２の夫々
を順次エツチングすることにより、前記多結晶珪素膜で
上層電極層５３を形成することができる。前記多結晶珪
素膜は例えば異方性エツチング法によりエツチングする
。この上層電極層５３を形成することによりスタックド
構造の情報蓄積用容量素子Ｃが略完成し、この結果、Ｄ
ＲＡＭのメモリセルＭが完成する。このメモリセルＭの
完成後、前記エツチングマスクは除去する。 次に、第２７図に示すように、前記メモリセルアレイＭ
Ａ以外の領域において、各素子とスタックド構造の情報
蓄積用容量素子Ｃの下層電極層５１との間に形成された
層間絶縁膜を除去する。
膜を堆積する。多結晶珪素膜は、ＣＶＤ法で堆積させ、
１５０〜２５０［ｎｍ］程度の膜厚で形成する。この多
結晶珪素膜は製造工程における第３層目のゲート配線形
成工程により形成される。 この後、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物例えばＰを熱拡散法により導入する。 次に、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域４５と相補性データ線５７との接続領域を除
くメモリセルアレイＭＡの全面において、前記多結晶珪
素膜上にエツチングマスクを形成する。エツチングマス
クは例えばフォトリソグラフィ技術を使用したフォトレ
ジスト膜で形成されている。この後、前記エツチングマ
スクを使用し、前記多結晶珪素膜、誘電体膜５２の夫々
を順次エツチングすることにより、前記多結晶珪素膜で
上層電極層５３を形成することができる。前記多結晶珪
素膜は例えば異方性エツチング法によりエツチングする
。この上層電極層５３を形成することによりスタックド
構造の情報蓄積用容量素子Ｃが略完成し、この結果、Ｄ
ＲＡＭのメモリセルＭが完成する。このメモリセルＭの
完成後、前記エツチングマスクは除去する。 次に、第２７図に示すように、前記メモリセルアレイＭ
Ａ以外の領域において、各素子とスタックド構造の情報
蓄積用容量素子Ｃの下層電極層５１との間に形成された
層間絶縁膜を除去する。
【ベース領域形成工程１
次に、図示しないが、不純物導入に際してのスルー膜と
して、基体全面に酸化珪素膜を堆積する。 この酸化珪素膜は、例えば無機シランガス及び酸化窒素
ガスをソースガスとするＣＶＤ法で堆積し、２０〜４０
［ｎｍ１程度の膜厚で形成する。 次に、第２８図に示すように、バイポーラトランジスタ
Ｔ１、Ｔ２の夫々のＰ型ベース領域の形成領域において
、イ型ウェル領域３４Ｂ、ｎ型ウェル領域３４Ｂの夫々
の主面部にｐ型不純物４２ｐを導入する。このｐ型不純
物４２ｐはｐ型ベース領域の真性ベース領域を形成する
。ｐ型不純物４２ｐは、１０１４［ａｔｏｍｓ／ ａ＋
１”］程度の不純物濃度のＢを使用し、２０〜４０［Ｋ
ｅＶ］程度のエネルギのイオン打込法で導入する。この
ｐ型不純物４２ｐの導入に際してはフォトリソグラフィ
技術で形成された不純物導入マスク（フォトレジスト膜
）を使用する。 【高濃度の半導体領域形成工程】 次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、入
力部ＩＮの保護抵抗素子Ｒの夫々の形成領域において、
ｐ−型ウェル領域３５の主面部にｎ型不純物を導入する
。ｎ型不純物の導入には主にゲート電極４４及びその上
層の層間絶縁膜８０、サイドウオールスペーサ４７の夫
々を不純物導入マスクとして使用する。 また、ｎ型不純物の導入に際してはメモリセルアレイＭ
Ａ、ｐチャネルＭＩＳＦＥＴＱｐ、バイポーラトランジ
スタＴ１、Ｔ２の夫々の形成領域は不純物導入マスク（
フォトレジスト膜）で覆われている。このｎ型不純物は
主にｎチャネルＭＩＳＦＥＴＱｎの高不純物濃度のソー
ス領域及びドレイン領域を形成する。ｎ型不純物は１例
えば１０１１〜１０”［ａｔｏｍｓ／ ｃｍ”］程度の
不純物濃度のＡｓを用い、７０〜９０［ＫｓＶ］程度の
エネルギのイオン打込法で導入する。 次に、ｐチャネルＭＩＳＦＥＴＱＰ、バイポーラトラン
ジスタＴのｐ型ベース領域の夫々の形成領域ｌ；おいて
、「型ウェル領域３４Ａ、３４Ｂ、ｎ型ウェル領域３４
Ｂの夫々の主面部にｐ型不純物を導入する。ｐチャネル
ＭＩＳＦＥＴＱｐの形成領域において、ｐ型不純物の導
入には主にゲート電極４４及びその上層の層間絶縁膜８
０、サイドウオールスペーサ４７の夫々を不純物導入マ
スクとして使用する。また、ｐ型不純物の導入に際して
はメモリセルアレイＭＡ、ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎの夫々の形成領域は不純物導入マスクで
覆われている。このｐ型不純物は、ｐチャネルＭＩＳＦ
ＥＴＱｐの高不純物濃度のソース領域及びドレイン領域
、バイポーラトランジスタＴのｐ型ベース領域のグラフ
トベース領域の夫々を形成する。ｐ型不純物は、例えば
１０ ” ［ａｔｏｍｇ／ ｃｓ”コ程度の不純物濃度
のＢＦ、を用い、７０〜９０［ＫｅＶ］程度のエネルギ
のイオン打込法で導入する。 この後、前記ｎ型不純物、ｐ型不純物の夫々に引き伸し
拡散を施し、第２９図に示すように、ｆ型ウェル領域３
５の主面部にｄ型半導体領域４８を形成し、に型ウェル
領域３４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂの夫々の主
面部にｐ°型半導体領域４９を形成する。前記引き伸し
拡散は９００〜１０００［”Ｃ］程度の高温度で約１０
分行う、このゴ型半導体領域４８を形成する工程により
、ｎチャネルＭＩＳＦＥＴＱｎ、静電気破壊防止回路Ｉ
の保護抵抗素子Ｒの夫々が実質的に完成する。また、ｆ
型半導体領域４９を形成する工程により、ｐチャネルＭ
ＩＳＦＥＴＱｐが実質的に完成する０本実施例の混在型
半導体集積回路装置ｌｌは、ｐチャネルＭＩＳＦＥＴＱ
ｐのソース領域及びドレイン領域であるｐ゛型半導体領
域４９を形成する工程でバイポーラトランジスタＴ１．
Ｔ２の夫々のｐ型ベース領域のグラフトベース領域であ
るＰ°型半導体領域４９を形成することができるので、
後者を形成する工程に相当する分、製造工程数を低減す
ることができる。
して、基体全面に酸化珪素膜を堆積する。 この酸化珪素膜は、例えば無機シランガス及び酸化窒素
ガスをソースガスとするＣＶＤ法で堆積し、２０〜４０
［ｎｍ１程度の膜厚で形成する。 次に、第２８図に示すように、バイポーラトランジスタ
Ｔ１、Ｔ２の夫々のＰ型ベース領域の形成領域において
、イ型ウェル領域３４Ｂ、ｎ型ウェル領域３４Ｂの夫々
の主面部にｐ型不純物４２ｐを導入する。このｐ型不純
物４２ｐはｐ型ベース領域の真性ベース領域を形成する
。ｐ型不純物４２ｐは、１０１４［ａｔｏｍｓ／ ａ＋
１”］程度の不純物濃度のＢを使用し、２０〜４０［Ｋ
ｅＶ］程度のエネルギのイオン打込法で導入する。この
ｐ型不純物４２ｐの導入に際してはフォトリソグラフィ
技術で形成された不純物導入マスク（フォトレジスト膜
）を使用する。 【高濃度の半導体領域形成工程】 次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ、入
力部ＩＮの保護抵抗素子Ｒの夫々の形成領域において、
ｐ−型ウェル領域３５の主面部にｎ型不純物を導入する
。ｎ型不純物の導入には主にゲート電極４４及びその上
層の層間絶縁膜８０、サイドウオールスペーサ４７の夫
々を不純物導入マスクとして使用する。 また、ｎ型不純物の導入に際してはメモリセルアレイＭ
Ａ、ｐチャネルＭＩＳＦＥＴＱｐ、バイポーラトランジ
スタＴ１、Ｔ２の夫々の形成領域は不純物導入マスク（
フォトレジスト膜）で覆われている。このｎ型不純物は
主にｎチャネルＭＩＳＦＥＴＱｎの高不純物濃度のソー
ス領域及びドレイン領域を形成する。ｎ型不純物は１例
えば１０１１〜１０”［ａｔｏｍｓ／ ｃｍ”］程度の
不純物濃度のＡｓを用い、７０〜９０［ＫｓＶ］程度の
エネルギのイオン打込法で導入する。 次に、ｐチャネルＭＩＳＦＥＴＱＰ、バイポーラトラン
ジスタＴのｐ型ベース領域の夫々の形成領域ｌ；おいて
、「型ウェル領域３４Ａ、３４Ｂ、ｎ型ウェル領域３４
Ｂの夫々の主面部にｐ型不純物を導入する。ｐチャネル
ＭＩＳＦＥＴＱｐの形成領域において、ｐ型不純物の導
入には主にゲート電極４４及びその上層の層間絶縁膜８
０、サイドウオールスペーサ４７の夫々を不純物導入マ
スクとして使用する。また、ｐ型不純物の導入に際して
はメモリセルアレイＭＡ、ｎチャネルＭ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｎの夫々の形成領域は不純物導入マスクで
覆われている。このｐ型不純物は、ｐチャネルＭＩＳＦ
ＥＴＱｐの高不純物濃度のソース領域及びドレイン領域
、バイポーラトランジスタＴのｐ型ベース領域のグラフ
トベース領域の夫々を形成する。ｐ型不純物は、例えば
１０ ” ［ａｔｏｍｇ／ ｃｓ”コ程度の不純物濃度
のＢＦ、を用い、７０〜９０［ＫｅＶ］程度のエネルギ
のイオン打込法で導入する。 この後、前記ｎ型不純物、ｐ型不純物の夫々に引き伸し
拡散を施し、第２９図に示すように、ｆ型ウェル領域３
５の主面部にｄ型半導体領域４８を形成し、に型ウェル
領域３４Ａ、３４Ｂ、ｎ型ウエル領域３４Ｂの夫々の主
面部にｐ°型半導体領域４９を形成する。前記引き伸し
拡散は９００〜１０００［”Ｃ］程度の高温度で約１０
分行う、このゴ型半導体領域４８を形成する工程により
、ｎチャネルＭＩＳＦＥＴＱｎ、静電気破壊防止回路Ｉ
の保護抵抗素子Ｒの夫々が実質的に完成する。また、ｆ
型半導体領域４９を形成する工程により、ｐチャネルＭ
ＩＳＦＥＴＱｐが実質的に完成する０本実施例の混在型
半導体集積回路装置ｌｌは、ｐチャネルＭＩＳＦＥＴＱ
ｐのソース領域及びドレイン領域であるｐ゛型半導体領
域４９を形成する工程でバイポーラトランジスタＴ１．
Ｔ２の夫々のｐ型ベース領域のグラフトベース領域であ
るＰ°型半導体領域４９を形成することができるので、
後者を形成する工程に相当する分、製造工程数を低減す
ることができる。
【層間絶縁膜形成工程２】
次に、前記各素子上を含む基板全面に層間絶縁ＷＡ５４
を形成する０層間絶縁膜５４は酸化珪素膜５４Ａ。 ＢＰＳＧ膜５４Ｂの夫々を順次積層した２層構造で構成
されている。この層間絶縁膜５４の下層の酸化珪素膜５
４Ａは例えば有機シランガスをソースガスとするＣＶＤ
法で堆積する。また、酸化珪素膜５４Ａは無機シランガ
ス及び酸化窒素ガスをソースガスとするＣＶＤ法で堆積
する。酸化珪素膜５４Ａは。 上層のＢＰＳＧ膜５４Ｂからの不純物（Ｐ、Ｈの夫々）
の漏れを防止するため１例えば１５０〜２５０［ｎｍ１
程度の膜厚で形成する。上層のＢＰＳＧ膜５４Ｂは例え
ばＣＶＤ法で堆積する。ＢＰＳＧ膜５４Ｂは例えば５０
０〜７００［ｎｍ］程度の膜厚で形成する。ＢＰＳＧ膜
５４Ｂには窒素ガス雰囲気中において約９００〜１００
０［℃］程度の温度でデンシファイ処理及びリフロー処
理が施される。このリフローによりＢＰＳＧ膜５４Ｂの
表面は平坦化される。
を形成する０層間絶縁膜５４は酸化珪素膜５４Ａ。 ＢＰＳＧ膜５４Ｂの夫々を順次積層した２層構造で構成
されている。この層間絶縁膜５４の下層の酸化珪素膜５
４Ａは例えば有機シランガスをソースガスとするＣＶＤ
法で堆積する。また、酸化珪素膜５４Ａは無機シランガ
ス及び酸化窒素ガスをソースガスとするＣＶＤ法で堆積
する。酸化珪素膜５４Ａは。 上層のＢＰＳＧ膜５４Ｂからの不純物（Ｐ、Ｈの夫々）
の漏れを防止するため１例えば１５０〜２５０［ｎｍ１
程度の膜厚で形成する。上層のＢＰＳＧ膜５４Ｂは例え
ばＣＶＤ法で堆積する。ＢＰＳＧ膜５４Ｂは例えば５０
０〜７００［ｎｍ］程度の膜厚で形成する。ＢＰＳＧ膜
５４Ｂには窒素ガス雰囲気中において約９００〜１００
０［℃］程度の温度でデンシファイ処理及びリフロー処
理が施される。このリフローによりＢＰＳＧ膜５４Ｂの
表面は平坦化される。
次に、前記層間絶縁膜５４の各半導体領域４０．４２゜
４５．４８．４９、ゲート電極４４、ワード線４４の夫
々の上部を除去し、接続孔５５を形成する。この接続孔
５５は、占有面積を縮小すると共に段差部分での上層配
線のステップカバレッジを向上するために、等方性エツ
チング及び異方性エツチングを組合せて形成する。また
、接続孔５５は異方性エツチングを使用して形成しても
よい。 次に、窒素ガス雰囲気中において、７５０〜８５０［”
Ｃ］程度の低温度で約１０公租度の熱処理を施す。この
熱処理は接続孔５５を形成するエツチングのダメージを
回復するために施される。熱処理は、低温度で行ってい
るので、前記層間絶縁膜５４の上層のＢＰＳＧ膜５４Ｂ
に添加されている不純物が各半導体領域４０．４２．４
５，４８．４９の夫々にアウトデイフュージョンされて
も活性化されず表面の実効的な不純物濃度は低下しない
。 次に、前記接続孔５５から露出する各半導体領域４０．
４２．４５．４８．４９の夫々の主面上に酸化珪素膜（
図示しない）を形成する。酸化珪素膜は、後工程の熱処
理（ｎ″型半導体領域５６を形成する不純物の引き伸し
拡散）で層間絶縁膜５４の上層のＢＰＳＧ膜５４Ｂに添
加されている不純物が接続孔５５を通して前記各半導体
領域４０．４２．４５．４８．４９の夫々の主面部に導
入されることを防止することができる。 不純物のうちＢがｎ型半導体領域４０．４５．４８の夫
々の主面部に導入されたり、Ｐがｎ型半導体領域４２、
４９の夫々の主面部に導入された場合には実効的な不純
物濃度が低下し、各半導体領域とそれに接続される配線
５７との接触抵抗値が増大する。前記酸化珪素膜は１２
〜３２［ｎｍ１程度の薄膜で形成される。ｎ型半導体領
域４０．４５．４８の夫々の主面上に形成される酸化珪
素膜はｎ型半導体領域４２．４９の夫々の主面上に形成
される酸化珪素膜に比べて厚い膜厚で形成される。
４５．４８．４９、ゲート電極４４、ワード線４４の夫
々の上部を除去し、接続孔５５を形成する。この接続孔
５５は、占有面積を縮小すると共に段差部分での上層配
線のステップカバレッジを向上するために、等方性エツ
チング及び異方性エツチングを組合せて形成する。また
、接続孔５５は異方性エツチングを使用して形成しても
よい。 次に、窒素ガス雰囲気中において、７５０〜８５０［”
Ｃ］程度の低温度で約１０公租度の熱処理を施す。この
熱処理は接続孔５５を形成するエツチングのダメージを
回復するために施される。熱処理は、低温度で行ってい
るので、前記層間絶縁膜５４の上層のＢＰＳＧ膜５４Ｂ
に添加されている不純物が各半導体領域４０．４２．４
５，４８．４９の夫々にアウトデイフュージョンされて
も活性化されず表面の実効的な不純物濃度は低下しない
。 次に、前記接続孔５５から露出する各半導体領域４０．
４２．４５．４８．４９の夫々の主面上に酸化珪素膜（
図示しない）を形成する。酸化珪素膜は、後工程の熱処
理（ｎ″型半導体領域５６を形成する不純物の引き伸し
拡散）で層間絶縁膜５４の上層のＢＰＳＧ膜５４Ｂに添
加されている不純物が接続孔５５を通して前記各半導体
領域４０．４２．４５．４８．４９の夫々の主面部に導
入されることを防止することができる。 不純物のうちＢがｎ型半導体領域４０．４５．４８の夫
々の主面部に導入されたり、Ｐがｎ型半導体領域４２、
４９の夫々の主面部に導入された場合には実効的な不純
物濃度が低下し、各半導体領域とそれに接続される配線
５７との接触抵抗値が増大する。前記酸化珪素膜は１２
〜３２［ｎｍ１程度の薄膜で形成される。ｎ型半導体領
域４０．４５．４８の夫々の主面上に形成される酸化珪
素膜はｎ型半導体領域４２．４９の夫々の主面上に形成
される酸化珪素膜に比べて厚い膜厚で形成される。
【エミッタ領域形成工程］
次に、バイポーラトランジスタＴ１、Ｔ２の夫々のｎ型
エミッタ領域（コレクタ電位引上げ用ｎ゛型半導体領域
４０上を含む）、メモリセルアレイＭＡのメモリセル選
択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの一方のｎ型半導
体領域４５の夫々が開口された不純物導入マスクを形成
する。この不純物導入マスクは、前記接続孔５５が露出
する開口サイズで形成され、例えばフォトリソグラフィ
技術を使用したフォトレジスト膜で形成する。 次に、前記不純物導入マスク及びその下層の層間絶縁膜
５４を不純物導入マスクとして使用し、バイポーラトラ
ンジスタＴ１、Ｔ２の夫々のｎ型半導体領域４２の主面
部、コレクタ電位引上げ用ｎ゛型半導体領域４０の主面
部、メモリセル選択用ＭＩＳＦＥＴＱＳの一方のｎ型半
導体領域４５の主面部の夫々にｎ型不純物を導入する。 このｎ型不純物は、接続孔５５に規定された領域内にお
いて導入されるので、この接続孔５５に対して自己整合
で導入される。このｎ型不純物はバイポーラトランジス
タＴ１、Ｔ２のｎ型エミッタ領域を形成することを主目
的としている。したがって、ｎ型不純物は、１０１Ｓ〜
１０”［ａｔｏｍｓ／ （！ｌ”］程度の不純物濃度の
Ｓｂを使用し、１００〜１２０［ＫｅＶ］程度のエネル
ギのイオン打込法で導入する。ｎ型不純物としてｓｂは
、他のｎ型不純物であるＡｓに比べて拡散速度が速＜＝
ｐに比べて遅い特徴がある。 前記バイポーラトランジスタＴ１、Ｔ２の夫々のｐ型ベ
ース領域のｎ型半導体領域４２の主面部に導入されたｎ
型不純物は前述のようにｎ型エミッタ領域を形成する。 バイポーラトランジスタＴ１、Ｔ２の夫々のコレクタ電
位引上げ用ｎ°型半導体領域４０の主面部に導入された
ｎ型不純物はコレクタ電位引上げ用ゴ型半導体領域４０
とそれに接続される配ｌ１Ａ５７との接触抵抗値を低減
することを目的として導入される。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの一方のｎ型半導体領域４５の主面部に
導入されたｎ型不純物は、製造工程におけるマスク合せ
ずれでｎ型半導体領域４５と接続孔５５とがずれた場合
、接続孔５５に通される相補性データ線５７とｐ”型ウ
ェル領域３５とが短絡することを防止することを目的と
して導入される。 また、前記ｎ型不純物は、ｎチャネルＭＩＳＦＥＴＱｎ
のｎ°型半導体領域４８の主面部、クランプ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｃのゴ型半導体領域４０の主面部
の夫々には基本的に導入しない。また、ｐチャネルＭＩ
ＳＦＥＴＱｐのＰ゛型半導体領域４９の主面部にはｐ型
不純物は導入しない。つまり、混在型半導体集積回路装
置１が埋込型のｐ°型半導体領域３２゜埋込型のゴ型半
導体領域３１Ａの夫々を有しており。 ソース領域及びドレイン領域１こ付加される寄生容量を
低減するために不純物は導入されていない。 次に、前記不純物導入マスクを除去した後に、高温度の
熱処理を施し、第３０図に示すように。 先に導入されたｎ型不純物に引き伸し拡散を施してゴ型
半導体領域５６を形成する。この熱処理は９００〜１０
００［”Ｃ］程度の高温度で約１５〜２５分行う。前述
したように、バイポーラトランジスタＴ１、Ｔ２の夫々
の領域に形成されたゴ型半導体領域５６はｎ型エミッタ
領域として使用される。 このゴ型半導体領域５６を形成することにより、バイポ
ーラトランジスタＴ１．Ｔ２の夫々が実質的に完成する
。 【配線形成工程１】 次に、配線５７を形成する前に、前記接続孔５５内に露
出する各半導体領域４０．４８．４９．５６の夫々の表
面を前洗浄により露出させる。この前洗浄は例えばスパ
ッタリング法やエツチング法により行う。 前記前洗浄工程は、層間絶縁膜５４の接続孔５５の内壁
も削るために、接続孔５５の開口サイズが若干拡大する
（層間絶縁膜５４が後退する）、前記バイポーラトラン
ジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域は、高周波
特性を高めるために、拡散速度が遅いＡｓで浅い（シャ
ローな）ｐｎ接合深さを形成することが望しい、ところ
が、Ａｓで形成されるｎ型エミッタ領域は横方向の拡散
量が小さく、この拡散量に比べて前記接続孔５５の前洗
浄工程による関口サイズの増加分が大きい場合、Ｐ型ベ
ース領域と配線５７とが短絡する。一方、前記ｎ型エミ
ッタ領域を拡散速度の速いＰで形成した場合。 ｎ型エミッタ領域のｐｎ接合深さの増加に伴って、ｐ型
ベース領域の接合深さ及び横方向の拡散量が増大するの
で、寄生容量の増加で高周波特性が劣化すると共に各動
作領域の面積の増加で集積度が低下する。したがって、
本実施例の混在型半導体集積回路装置１は、バイポーラ
トランジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域であ
るｎ゛型半導体領域５６を、Ａｓに比べて拡散速度が速
く、Ｐに比べて拡散速度が遅いｓｂで形成している。し
かも。 このｓｂ及びその導入工程は、メモリセルアレイＭＡの
メモリセル選択用ＭＩＳＦＥＴＱＳの一方のｎ型半導体
領域４５と一体に構成されるｎ゛型半導体領域５Ｂを形
成する工程を兼用している。 次に、第３１図に示すように、前記接続孔５５を通して
各半導体領域４０．４８，４９．５６の夫々に接続し、
層間絶縁膜５４上を延在する配線５７を形成する。 この配線５７はメモリセルアレイＭＡ上において相補性
データ線５７として使用される。配線５７は製造工程に
おける第１層目の配線形成工程で形成する。 配線５７は、遷移金属シリサイド膜５７Ａ、アルミニウ
ム合金膜５７Ｂ、遷移金属シリサイド膜５７Ｇの夫々を
順次積層した３層構造で構成されている。 前記配線５７の下層の遷移金属シリサイド膜５７Ａは、
スパッタ法で堆積した例えばＭｏＳｉ、膜で形成し、ｌ
Ｏ〜６０［ｎｍｌ程度の膜厚で形成する。 また、下層の遷移金属シリサイド膜５７Ａは、ステップ
カバレッジを向上するためＣＶＤ法で堆積した例えばＷ
Ｓｉ、膜で形成し、５０〜７０［ｎｍｌ程度の膜厚で形
成してもよい。 前記中層のアルミニウム合金膜５７Ｂは、例えばスパッ
タ法で堆積させ、４００〜６００［ｎｍｌ程度の膜厚で
形成する。 前記上層の遷移金属シリサイド膜５７Ｃは、スパッタ法
で堆積させた例えばＭｏＳｉ、膜で形成し、１０〜２０
［ｎｍｌ程度の膜厚で形成する。 この配線５７は、遷移金属シリサイド膜５７Ａ、アルミ
ニウム合金膜５７Ｂ、遷移金属シリサイド膜５７Ｃの夫
々を順次積層した後に、フォトリソグラフィ技術及びエ
ツチング技術を使用して加工する。 このように、（３−２）バイポーラトランジスタＴ１．
Ｔ２及びＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
を同一基体に形成する混在型半導体集積回路装置ｔにお
いて、前記バイポーラトランジスタＴ１、Ｔ２の夫々の
ｎ型エミッタ領域であるゴ型半導体領域５６、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのソース領域又はドレイ
ン領域の−部であるゴ型半導体領域５６の夫々を同一工
程でイオン打込法でｎ型不純物を導入し活性化すること
しこより構成し、このｎ型エミッタ領域、ソース領域及
びドレイン領域の夫々に、同一工程で形成された遷移金
属シリサイド膜（バリアメタル層）５７Ａを介在させて
アルミニウム合金膜５７Ｂを接続する。 この構成により、前記バイポーラトランジスタＴ１、Ｔ
２の夫々のｎ型エミッタ領域、遷移金属シリサイド膜（
バリアメタル層）５７Ａ、アルミニウム合金［１Ｉ５７
Ｂの夫々を形成する工程をＤＲＡＭのメモリセル選択用
ＭＩＳＦＥＴＱｓのソース領域又はドレイン領域の一部
であるゴ型半導体領域５６、遷移金属シリサイド膜（バ
リアメタル層）５７Ａ、アルミニウム合金膜５７Ｂの夫
々を形成する工程で兼用することができるので、混在型
半導体集積回路装置１の製造工程数を低減することがで
きると共に、前１ｉｏｎ型エミツタ領域をイオン打込法
による不純物の導入で形成し、熱拡散法による不純物の
導入（例えばポリシリコンエミッタ構造のバイポーラト
ランジスタ）に比べて不純物濃度の制御性を向上するこ
とができるので、前記バイポーラトランジスタＴ１．Ｔ
２のエミッタ接地電流増幅率（ｈ、Ｅ）のばらつきを低
減し、混在型半導体集積回路装置ｌの電気的信頼性を向
上することができると共に、前記ｎ型エミッタ領域、ソ
ース領域及びドレイン領域の夫々とアルミニウム合金膜
５７Ｂとの合金化反応を防止し、アロイスパイク現象を
防止することができるので、混在型半導体集積回路装置
１の電気的信頼性をより向上することができる。
エミッタ領域（コレクタ電位引上げ用ｎ゛型半導体領域
４０上を含む）、メモリセルアレイＭＡのメモリセル選
択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの一方のｎ型半導
体領域４５の夫々が開口された不純物導入マスクを形成
する。この不純物導入マスクは、前記接続孔５５が露出
する開口サイズで形成され、例えばフォトリソグラフィ
技術を使用したフォトレジスト膜で形成する。 次に、前記不純物導入マスク及びその下層の層間絶縁膜
５４を不純物導入マスクとして使用し、バイポーラトラ
ンジスタＴ１、Ｔ２の夫々のｎ型半導体領域４２の主面
部、コレクタ電位引上げ用ｎ゛型半導体領域４０の主面
部、メモリセル選択用ＭＩＳＦＥＴＱＳの一方のｎ型半
導体領域４５の主面部の夫々にｎ型不純物を導入する。 このｎ型不純物は、接続孔５５に規定された領域内にお
いて導入されるので、この接続孔５５に対して自己整合
で導入される。このｎ型不純物はバイポーラトランジス
タＴ１、Ｔ２のｎ型エミッタ領域を形成することを主目
的としている。したがって、ｎ型不純物は、１０１Ｓ〜
１０”［ａｔｏｍｓ／ （！ｌ”］程度の不純物濃度の
Ｓｂを使用し、１００〜１２０［ＫｅＶ］程度のエネル
ギのイオン打込法で導入する。ｎ型不純物としてｓｂは
、他のｎ型不純物であるＡｓに比べて拡散速度が速＜＝
ｐに比べて遅い特徴がある。 前記バイポーラトランジスタＴ１、Ｔ２の夫々のｐ型ベ
ース領域のｎ型半導体領域４２の主面部に導入されたｎ
型不純物は前述のようにｎ型エミッタ領域を形成する。 バイポーラトランジスタＴ１、Ｔ２の夫々のコレクタ電
位引上げ用ｎ°型半導体領域４０の主面部に導入された
ｎ型不純物はコレクタ電位引上げ用ゴ型半導体領域４０
とそれに接続される配ｌ１Ａ５７との接触抵抗値を低減
することを目的として導入される。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの一方のｎ型半導体領域４５の主面部に
導入されたｎ型不純物は、製造工程におけるマスク合せ
ずれでｎ型半導体領域４５と接続孔５５とがずれた場合
、接続孔５５に通される相補性データ線５７とｐ”型ウ
ェル領域３５とが短絡することを防止することを目的と
して導入される。 また、前記ｎ型不純物は、ｎチャネルＭＩＳＦＥＴＱｎ
のｎ°型半導体領域４８の主面部、クランプ用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｃのゴ型半導体領域４０の主面部
の夫々には基本的に導入しない。また、ｐチャネルＭＩ
ＳＦＥＴＱｐのＰ゛型半導体領域４９の主面部にはｐ型
不純物は導入しない。つまり、混在型半導体集積回路装
置１が埋込型のｐ°型半導体領域３２゜埋込型のゴ型半
導体領域３１Ａの夫々を有しており。 ソース領域及びドレイン領域１こ付加される寄生容量を
低減するために不純物は導入されていない。 次に、前記不純物導入マスクを除去した後に、高温度の
熱処理を施し、第３０図に示すように。 先に導入されたｎ型不純物に引き伸し拡散を施してゴ型
半導体領域５６を形成する。この熱処理は９００〜１０
００［”Ｃ］程度の高温度で約１５〜２５分行う。前述
したように、バイポーラトランジスタＴ１、Ｔ２の夫々
の領域に形成されたゴ型半導体領域５６はｎ型エミッタ
領域として使用される。 このゴ型半導体領域５６を形成することにより、バイポ
ーラトランジスタＴ１．Ｔ２の夫々が実質的に完成する
。 【配線形成工程１】 次に、配線５７を形成する前に、前記接続孔５５内に露
出する各半導体領域４０．４８．４９．５６の夫々の表
面を前洗浄により露出させる。この前洗浄は例えばスパ
ッタリング法やエツチング法により行う。 前記前洗浄工程は、層間絶縁膜５４の接続孔５５の内壁
も削るために、接続孔５５の開口サイズが若干拡大する
（層間絶縁膜５４が後退する）、前記バイポーラトラン
ジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域は、高周波
特性を高めるために、拡散速度が遅いＡｓで浅い（シャ
ローな）ｐｎ接合深さを形成することが望しい、ところ
が、Ａｓで形成されるｎ型エミッタ領域は横方向の拡散
量が小さく、この拡散量に比べて前記接続孔５５の前洗
浄工程による関口サイズの増加分が大きい場合、Ｐ型ベ
ース領域と配線５７とが短絡する。一方、前記ｎ型エミ
ッタ領域を拡散速度の速いＰで形成した場合。 ｎ型エミッタ領域のｐｎ接合深さの増加に伴って、ｐ型
ベース領域の接合深さ及び横方向の拡散量が増大するの
で、寄生容量の増加で高周波特性が劣化すると共に各動
作領域の面積の増加で集積度が低下する。したがって、
本実施例の混在型半導体集積回路装置１は、バイポーラ
トランジスタＴ１、Ｔ２の夫々のｎ型エミッタ領域であ
るｎ゛型半導体領域５６を、Ａｓに比べて拡散速度が速
く、Ｐに比べて拡散速度が遅いｓｂで形成している。し
かも。 このｓｂ及びその導入工程は、メモリセルアレイＭＡの
メモリセル選択用ＭＩＳＦＥＴＱＳの一方のｎ型半導体
領域４５と一体に構成されるｎ゛型半導体領域５Ｂを形
成する工程を兼用している。 次に、第３１図に示すように、前記接続孔５５を通して
各半導体領域４０．４８，４９．５６の夫々に接続し、
層間絶縁膜５４上を延在する配線５７を形成する。 この配線５７はメモリセルアレイＭＡ上において相補性
データ線５７として使用される。配線５７は製造工程に
おける第１層目の配線形成工程で形成する。 配線５７は、遷移金属シリサイド膜５７Ａ、アルミニウ
ム合金膜５７Ｂ、遷移金属シリサイド膜５７Ｇの夫々を
順次積層した３層構造で構成されている。 前記配線５７の下層の遷移金属シリサイド膜５７Ａは、
スパッタ法で堆積した例えばＭｏＳｉ、膜で形成し、ｌ
Ｏ〜６０［ｎｍｌ程度の膜厚で形成する。 また、下層の遷移金属シリサイド膜５７Ａは、ステップ
カバレッジを向上するためＣＶＤ法で堆積した例えばＷ
Ｓｉ、膜で形成し、５０〜７０［ｎｍｌ程度の膜厚で形
成してもよい。 前記中層のアルミニウム合金膜５７Ｂは、例えばスパッ
タ法で堆積させ、４００〜６００［ｎｍｌ程度の膜厚で
形成する。 前記上層の遷移金属シリサイド膜５７Ｃは、スパッタ法
で堆積させた例えばＭｏＳｉ、膜で形成し、１０〜２０
［ｎｍｌ程度の膜厚で形成する。 この配線５７は、遷移金属シリサイド膜５７Ａ、アルミ
ニウム合金膜５７Ｂ、遷移金属シリサイド膜５７Ｃの夫
々を順次積層した後に、フォトリソグラフィ技術及びエ
ツチング技術を使用して加工する。 このように、（３−２）バイポーラトランジスタＴ１．
Ｔ２及びＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
を同一基体に形成する混在型半導体集積回路装置ｔにお
いて、前記バイポーラトランジスタＴ１、Ｔ２の夫々の
ｎ型エミッタ領域であるゴ型半導体領域５６、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのソース領域又はドレイ
ン領域の−部であるゴ型半導体領域５６の夫々を同一工
程でイオン打込法でｎ型不純物を導入し活性化すること
しこより構成し、このｎ型エミッタ領域、ソース領域及
びドレイン領域の夫々に、同一工程で形成された遷移金
属シリサイド膜（バリアメタル層）５７Ａを介在させて
アルミニウム合金膜５７Ｂを接続する。 この構成により、前記バイポーラトランジスタＴ１、Ｔ
２の夫々のｎ型エミッタ領域、遷移金属シリサイド膜（
バリアメタル層）５７Ａ、アルミニウム合金［１Ｉ５７
Ｂの夫々を形成する工程をＤＲＡＭのメモリセル選択用
ＭＩＳＦＥＴＱｓのソース領域又はドレイン領域の一部
であるゴ型半導体領域５６、遷移金属シリサイド膜（バ
リアメタル層）５７Ａ、アルミニウム合金膜５７Ｂの夫
々を形成する工程で兼用することができるので、混在型
半導体集積回路装置１の製造工程数を低減することがで
きると共に、前１ｉｏｎ型エミツタ領域をイオン打込法
による不純物の導入で形成し、熱拡散法による不純物の
導入（例えばポリシリコンエミッタ構造のバイポーラト
ランジスタ）に比べて不純物濃度の制御性を向上するこ
とができるので、前記バイポーラトランジスタＴ１．Ｔ
２のエミッタ接地電流増幅率（ｈ、Ｅ）のばらつきを低
減し、混在型半導体集積回路装置ｌの電気的信頼性を向
上することができると共に、前記ｎ型エミッタ領域、ソ
ース領域及びドレイン領域の夫々とアルミニウム合金膜
５７Ｂとの合金化反応を防止し、アロイスパイク現象を
防止することができるので、混在型半導体集積回路装置
１の電気的信頼性をより向上することができる。
【層間絶縁膜形成工程３】
次に、前記配ｍ５７上を含む基板全面に層間絶縁＠５８
を形成する。層間絶縁膜５８は酸化珪素膜（堆積型絶縁
膜）５８Ａ、酸化珪素膜（塗布型絶縁膜）５８Ｂ、酸化
珪素膜（堆積型絶縁膜）５８Ｃの夫々を順次積層した３
層構造で構成されている。 下層の酸化珪素１ｉ１５１３Ａは、プラズマＣＶＤ法で
堆積し、１５０〜２５０［ｎｍ１程度の膜厚で形成する
。 中層の酸化珪素膜５８Ｂは層間絶縁膜５８の表面を平坦
化するために形成されている。酸化珪素膜５８Ｂは、Ｓ
ＯＧ法で数回（２〜５回）程度塗布しく合計１００〜１
５０［ｎｍ１程度の膜厚に塗布）、この後ベーク処理（
約４５０ ［”Ｃ］）を施し１表面をエツチングで後退
させることにより形成されている。 前記エツチングによる後退により、酸化珪素膜５８Ｂは
下層の酸化珪素膜５８Ａの表面の段差形状のうち凹部の
みに形成される。また、層間絶縁膜５８の中層は前記酸
化珪素膜５８Ｂに変えて有機物膜例えばポリイミド系樹
脂膜で形成してもよい。 上層の酸化珪素膜５８Ｃは、層間絶縁膜５８全体として
の膜の強度を高めるために、例えばプラズマＣＶＤ法で
堆積し、５００〜７００［ｎｍ］程度の膜厚で形成する
。
を形成する。層間絶縁膜５８は酸化珪素膜（堆積型絶縁
膜）５８Ａ、酸化珪素膜（塗布型絶縁膜）５８Ｂ、酸化
珪素膜（堆積型絶縁膜）５８Ｃの夫々を順次積層した３
層構造で構成されている。 下層の酸化珪素１ｉ１５１３Ａは、プラズマＣＶＤ法で
堆積し、１５０〜２５０［ｎｍ１程度の膜厚で形成する
。 中層の酸化珪素膜５８Ｂは層間絶縁膜５８の表面を平坦
化するために形成されている。酸化珪素膜５８Ｂは、Ｓ
ＯＧ法で数回（２〜５回）程度塗布しく合計１００〜１
５０［ｎｍ１程度の膜厚に塗布）、この後ベーク処理（
約４５０ ［”Ｃ］）を施し１表面をエツチングで後退
させることにより形成されている。 前記エツチングによる後退により、酸化珪素膜５８Ｂは
下層の酸化珪素膜５８Ａの表面の段差形状のうち凹部の
みに形成される。また、層間絶縁膜５８の中層は前記酸
化珪素膜５８Ｂに変えて有機物膜例えばポリイミド系樹
脂膜で形成してもよい。 上層の酸化珪素膜５８Ｃは、層間絶縁膜５８全体として
の膜の強度を高めるために、例えばプラズマＣＶＤ法で
堆積し、５００〜７００［ｎｍ］程度の膜厚で形成する
。
【接続孔形成工程３１
次に、前記層間絶縁膜５８に接続孔５９を形成する。
接続孔５９は前記接続孔５５と同様に等方性エツチング
及び異方性エツチングを組合せてテーパ状或は階段状に
形成する。また、接続孔５９は異方性エツチングだけで
形成してもよい。 前記接続孔５９を形成した後、エツチングによるダメー
ジを回復するため、約４００ ［”Ｃ］程度の低温度で
約１０〜２０分の熱処理を行う。 【配線形成工程２】 次に、前記第１図に示すように、接続孔５９を通して配
線５７に接続するように、層間絶縁膜５８上を延在する
配線６０を形成する。この配線６０は第２層目の配線形
成工程により形成される。配線６０は、前述のように、
基本的には配線５７と同様の３層構造で形成される。つ
まり、配線６０は、遷移金属シリサイド膜６０Ａ、アル
ミニウム合金膜６０Ｂ、遷移金属シリサイド膜６０Ｇの
夫々を順次積層して形成される。 前記下層の遷移金属シリサイド膜６０Ａは、スパッタ法
で堆積させた例えばＭｏ５ｉｚ膜で形成し、１０〜６０
［ｎｍ］程度の膜厚で形成する。 中層のアルミニウム合金膜６０Ｂは、スパッタ法で堆積
させ、前記配４！５７のアルミニウム合金膜５７Ｂに比
べて厚い７００〜１００ｏ［ｎｍ］程度の膜厚で形成す
る。 上層の遷移金属シリサイド膜６０Ｃは、スパッタ法で堆
積させた例えばＭｏＳｉ、膜で形成し、１０〜３０［ｎ
ｍ］程度の膜厚で形成する。 この配線６０は、遷移金属シリサイド膜６０Ａ、アルミ
ニウム合金膜６０Ｂ、遷移金属シリサイド膜６０Ｃの夫
々を順次積層した後に、フォトリソグラフィ技術及びエ
ツチング技術を使用して加工する。 前記配線６０を形成する工程の後に、配線６０を加工す
るエツチングによるダメージを回復するために熱処理を
施す。
及び異方性エツチングを組合せてテーパ状或は階段状に
形成する。また、接続孔５９は異方性エツチングだけで
形成してもよい。 前記接続孔５９を形成した後、エツチングによるダメー
ジを回復するため、約４００ ［”Ｃ］程度の低温度で
約１０〜２０分の熱処理を行う。 【配線形成工程２】 次に、前記第１図に示すように、接続孔５９を通して配
線５７に接続するように、層間絶縁膜５８上を延在する
配線６０を形成する。この配線６０は第２層目の配線形
成工程により形成される。配線６０は、前述のように、
基本的には配線５７と同様の３層構造で形成される。つ
まり、配線６０は、遷移金属シリサイド膜６０Ａ、アル
ミニウム合金膜６０Ｂ、遷移金属シリサイド膜６０Ｇの
夫々を順次積層して形成される。 前記下層の遷移金属シリサイド膜６０Ａは、スパッタ法
で堆積させた例えばＭｏ５ｉｚ膜で形成し、１０〜６０
［ｎｍ］程度の膜厚で形成する。 中層のアルミニウム合金膜６０Ｂは、スパッタ法で堆積
させ、前記配４！５７のアルミニウム合金膜５７Ｂに比
べて厚い７００〜１００ｏ［ｎｍ］程度の膜厚で形成す
る。 上層の遷移金属シリサイド膜６０Ｃは、スパッタ法で堆
積させた例えばＭｏＳｉ、膜で形成し、１０〜３０［ｎ
ｍ］程度の膜厚で形成する。 この配線６０は、遷移金属シリサイド膜６０Ａ、アルミ
ニウム合金膜６０Ｂ、遷移金属シリサイド膜６０Ｃの夫
々を順次積層した後に、フォトリソグラフィ技術及びエ
ツチング技術を使用して加工する。 前記配線６０を形成する工程の後に、配線６０を加工す
るエツチングによるダメージを回復するために熱処理を
施す。
次に、前記第１図には示していないが、前記配線６０上
を含む基板全面にパッジベージコン膜を形成する。パッ
シベーション膜は、シラン膜、窒化珪素膜、樹脂膜の夫
々を順次積層した複合膜で形成されている。前記パッシ
ベーション膜の下層のシラン膜は例えば１５０〜２５０
［ｎｍ１程度の膜厚で形成する。前記中層の窒化珪素膜
は、例えばプラズマＣＶＤ法で堆積し、１．０〜１．２
［ｐｍ１程度の膜厚で形成する。窒化珪素膜は耐湿性を
向上するために形成される。前記上層の樹脂膜は、例え
ば塗布法により塗布されたポリイミド系樹脂膜で形成さ
れ、８〜１２［μｍ］程度の膜厚で形成。 される、この樹脂膜はＤＲＡＭのα線ソフトエラー耐圧
を向上するために形成される。 次に、前記混在型半導体集積回路装置１の外部端子ＢＰ
の形成領域において、前記パッシベーション膜にボンデ
ィング開口を形成する。このボンディング開口はフォト
リソグラフィ技術及びエツチング技術を使用して形成す
る。 なお、ボンディング開口で規定された領域内において、
外部端子ＢＰとして使用される配線６０の上層の遷移金
属シリサイド膜６０Ｇは、ボンディング工程時のボンデ
ィング位置の検出精度を高めるために除去してもよい、
この遷移金属シリサイド膜６０Ｃの除去は、ボンディン
グ開口時に行われる。 つまり、外部端子ＢＰ部分の遷移金属シリサイド膜６０
Ｃの除去は、その下層のアルミニウム合金膜６０Ｂを露
出させ、このアルミニウム合金膜６０Ｂとパッシベーシ
ョン膜の上層の樹脂膜との位置検出ビームの反射率差を
稼ぐために行われる。 これら一連の工程を施すことにより、本実施例のＤＲＡ
Ｍを搭載する混在型半導体集積回路装置１は完成する。 このように、（１７−９）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタと、前記真性コレクタ領域、埋込型
コレクタ領域の夫々と同一層でかつ同一導電型で形成さ
れるウェル領域、埋込型半導体領域の夫々を基板の深さ
方向に順次配置した領域に形成されるＭＩＳＦＥＴとを
有する混在型半導体集積回路装置１の製造方法において
、ｒ型半導体基板３０のバイポーラトランジスタＴｌ。 Ｔ２の夫々の形成領域の主面部にｓｂを導入すると共に
、ｆ型半導体基板３０のｐチャネルＭＩＳＦＥＴＱｐの
形成領域の主面部に前記ｓｂ（又はＡＳでもよい）及び
それと同一導電型でそれに比べて拡散速度が速いＰを導
入する工程と、前記ｐ−型半導体基板３０の主面上に１
型工ピタキシヤル層３３を成長し、前記バイポーラトラ
ンジスタＴ１、Ｔ２の夫々の形成領域に前記ｓｂを拡散
して埋込型のゴ型半導体領域（埋込型コレクタ領域）３
１Ｂを形成すると共に、前記ｐチャネルＭＩＳＦＥＴＱ
Ｐの形成領域に前記ｓｂ及びＰを拡散して埋込型のゴ型
半導体領域３１Ａを形成する工程と、前記１型工ピタキ
シヤル層３３のバイポーラトランジスタＴ１、Ｔ２の夫
々の形成領域の主面部にｎ型ウェル領域３４Ｂ、ｎ−型
ウェル領域（真性コレクタ領域）３４Ｂの夫々を形成す
ると共に、前記イ型エピタキシャル層３３のｐチャネル
ＭＩＳＦＥＴＱＰの形成領域の主面部にｎ−型ウェル領
域３４Ａを形成する工程とを備える。この構成により、
前記Ｐの拡散速度が前記ｓｂのそれに比べて大きく、前
記ｐチャネルＭＩＳＦＥＴＱＰの形成領域の埋込型のゴ
型半導体領域３１Ａの基板の深さ方向の寸法を前記バイ
ポーラトランジスタＴ１、Ｔ２の夫々の埋込型のゴ型半
導体領域３１Ｂの基板の深さ方向の寸法に比べて大きく
することができるので、ｐチャネルＭＩＳＦＥＴＱＰの
形成領域のｐ°型ウェル領域３４Ａの深さを浅くし、バ
イポーラトランジスタＴｌ、Ｔ２の夫々のｎ型ウェル領
域３４Ｂ、ｎ−型ウェル領域３４Ｂ（真性コレクタ領域
）の夫々の深さを深くすることができる。 また、（１−１）層間絶縁膜５４に形成された接続孔（
エミッタ開口）５５を通して、バイポーラトランジスタ
Ｔのｎ型エミッタ領域であるゴ型半導体領域５６の主面
に配線５７を接続する混在型半導体集積回路装置１にお
いて、前記バイポーラトランジスタＴのｎ型エミッタ領
域であるｎ型半導体領域５６を、ｐ型ベース領域（Ｐ型
半導体領域４２）の前記接続孔５５で規定さへた領域内
の主面部にｓｂを導入し活性化することにより構成する
。前記配線５７はアルミニウム合金膜５７Ｂを主体とし
て構成される。 この構成により、前記ｎ型エミッタ領域であるイ型半導
体領域５６の横方向の拡散量がＡｓに比べて大きく、前
記配線５７の形成前に行われる前洗浄で接続孔５５の開
口サイズが増加しても、前記ｐ型ベース領域であるｎ型
半導体領域４２と前記配線５７との短絡を防止すること
ができるので、混在型半導体集積回路装置１の電気的信
頼性を向上することができると共に、前記ｎ型エミッタ
領域であるｎ。 型半導体領域５６の横方向、縦方向の夫々の拡散量がＰ
に比べて小さく、前記ｎ型エミッタ領域、ｐ型ベース領
域、ｎ型コレクタ領域の夫々の接合深さを浅くすること
ができるので、前記ｎ型エミッタ領域、ｎ型コレクタ領
域の夫々の間の電流の走行距離を短くし、混在型半導体
集積回路装置１の動作速度の高速化を図ることができる
。また、前記ｎ型エミッタ領域とｐ型ベース領域との間
、ｐ型ベース領域とｎ型コレクタ領域との間の夫々のｐ
ｎ接合面積を低減し、寄生容量を低減することができる
ので、より混在型半導体集積回路装置１の動作速度の高
速化を図ることができる。また、前記ｎ型エミッタ領域
、ｐ型ベース領域、ｎ型コレクタ領域の夫々の接合深さ
を浅くし、バイポーラトランジスタＴの占有面積を縮小
することができるので、混在型半導体集積回路装置１の
集積度を向上することができる。 また、前記ｎ型エミッタ領域であるゴ型半導体領域５６
を形成するｎ型不純物は、バイポーラトランジスタＴの
コレクタ電位引上げ用ｎ゛型半導体領域４０の主面部に
も導入されるので、このコレクタ電位引上げ用ｎ°型半
導体領域４０と配線５７との接続抵抗値を低減すること
ができる。また、前記ｎ型エミッタ領域であるゴ型半導
体領域５６を形成するｎ型不純物は、ＤＲＡＭのメモリ
セルＭのメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓの一方のｎ型半導体領域４５に一体化されるｎ°型
半導体領域５６を形成するｎ型不純物を兼用することが
できるので、混在型半導体集積回路装置１の製造工程数
を低減することができる。 また、（２０−１１）Ｐ−型ウェル領域３５の下部しご
それと同一導電型でかつそれに比べて不純物濃度の高い
埋込型のｐ°型半導体領域３２を設け、前記ｐ−型ウエ
ル領域３５の主面部に形成されたｎチャネルＭＩＳＦＥ
ＴＱのソース領域及びドレイン領域であるｎ型半導体領
域４８、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース領域及びドレイン領域であるｎ型半導体領域４
５の夫々に層間絶縁膜５４に形成された接続孔５５を通
して配線５７が接続された混在型半導体集積回路装置１
において、前記ｐ−型ウエル領域３５のＣＭＯ８領域Ｃ
ＭＯ３の主面部に形成されたｎチャネルＭＩＳＦＥＴＱ
ｎのｎ。 型半導体領域４８に配線５７を接続すると共に、前記ｐ
−型ウエル領域３５のメモリセルアレイＭＡの主面部に
形成されたメモリセル選択用ＭＩＳＦＥＴＱＳのｎ型半
導体領域４５に、前記接続孔５５で規定された領域内に
ｎ型不純物を導入して形成された前記ｎ°型半導体領域
４８に比べて深い接合深さを有するｎ°型半導体領域５
６を介在させて配線５７を接続する。つまり、メモリセ
ルアレイＭＡのメモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓにｎ°型半導体領域５６を設け、周辺回路を
構成するｎチャネルＭＩＳＦＥＴＱｎにはゴ型半導体領
域５６を設けない。この構成により、前記ｎチャネルＭ
ＩＳＦＥＴＱｎのｎ゛型半導体領域４８と前記ｐ−型ウ
エル領域３５の下部の埋込型のｐ゛型半導体領域３２と
を離隔し、このｎチャネルＭＩＳＦＥＴＱｎのゴ型半導
体領域４８に付加される寄生容量を低減することができ
るので、混在型半導体集積回路装置ｌの動作速度の高速
化を図ることができると共に、前記ｎ型半導体領域４５
と接続孔５５（又は配線５７）との製造工程におけるラ
スク合せずれが生じても、前記ｎ。 型半導体領域５６を介在させて前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域４５と配線５７とを確
実に接続することができるので、配線５７とｐ−型ウェ
ル領域３５との短絡を防止し、混在型半導体集積回路装
置１の電気的信頼性を向上することができる。 なお、本実施例Ｉの混在型半導体集積回路装置１は、前
記バイポーラトランジスタＴ１、Ｔ２の夫々のｐ型ベー
ス領域の真性ベース領域であるｐ型半導体領域４２を形
成する工程を削除し、ｐチャネルＭＩＳＦＥＴＱｐのＬ
ＤＤ構造を構成するｐ型半導体領域４６を形成する工程
で前記真性ベース領域を形成することができる。つまり
、前記ｎチャネルＭＩＳＦＥＴＱｐのｐ型半導体領域４
６を形成する工程と同一製造工程でバイポーラトランジ
スタの真性ベース領域を形成する。この場合、不純物濃
度は、真性ベース領域を基準に設定し、約１０１４［ａ
ｔｏｍｓ／ ａｍ”］程度と若干高くする。真性ベース
領域は、前記ＬＤＤ構造を構成するｐ型半導体領域４６
の不純物濃度を基準にした場合、若干不純物濃度が低下
するので、ｎ型エミッタ領域−ｎ型コレクタ領域間にパ
ンチスルーを生じる。一方、ｐチャネルＭＩＳＦＥＴＱ
ｐは、ＬＤＤ構造を構成するｐ型半導体領域４６の機能
がホットキャリア対策であるため、若干不純物濃度が高
くなっても実効的に問題はない。 このように、ＬＤＤ構造を採用するｐチャネルＭＩＳＦ
ＥＴＱＰのｐ型半導体領域４６を形成する工程でバイポ
ーラトランジスタＴの真性ベース領域を形成することに
より、混在型半導体集積回路装置１の製造工程数を低減
することができる。 （実施例■） 本実施例■は、前記実施例Ｉの混在型半導体集積回路装
置１の入力部ＩＮに配置された静電気破壊防止回路Ｉの
他の構造を説明する、本発明の第２実施例である。 本発明の実施例■である混在型半導体集積回路装置１を
第３４図乃至第３６図（要部断面図）に示す。 本実施例■の混在型半導体集積回路袋！１の入力部ＩＮ
の静電気破壊防止回路Ｉは、第３４図に示すように、主
にクランプ用ＭＩＳＦＥＴＱｃ。 保護抵抗素子Ｒ，ダイオード素子り２、Ｄ２で構成され
ている。クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃは
、前記実施例１のクランプ用ＭＩＳＦＥＴＱｃと同４１
１にソース領域及びドレイン領域をゴ型半導体領域４０
で構成する。したがって、クランプ用ＭＩＳＦＥＴＱｃ
は、ゲート電極４４に対してｎ゛型半導体領域４０を自
己整合で形成することができるので、実効チャネル長寸
法をほぼ設定値で確保することができる。保護抵抗素子
Ｒはば型半導体領域４８で構成される。ダイオード素子
Ｄ１は前記ｎ°型半導体領域４８及びｐ−型ウェル領域
３５で構成される。ダイオード素子Ｄ２は前記ｎ°型半
導体領域４０及び埋込型のｐ°型半導体領域３２で構成
される。このダイオード素子Ｄ１、Ｄ２の夫々は入力信
号用外部端子ＢＰから入力段回路Ｃｉｎに向って順次配
置されている。 このように、（５−３）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｉｎとの間に静電気破壊
防止回路Ｉを有する混在型半導体集積回路袋［１におい
て、前記静電気破壊防止回路■を、基体の主面部にｎチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのメ型ウェル領
域３５と同一層で形成された低不純物濃度のｐ−型ウェ
ル領域３５、及びこのｐ−型ウェル領域３５の主面部に
前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレ
イン領域であるｎ°型半導体領域４８と同一層で形成さ
れた高不純物濃度のｎ゛型半導体領域４８で構成された
ダイオード素子Ｄ１と、前記基体中に埋込まれた前記バ
イポーラトランジスタＴの素子分離領域と同一層で形成
された高不純物濃度の埋込型のｐ°型半導体領域３２、
及び前記基体の主面部に前記埋込型のｐ°型半導体領域
３２に底面を接触させて設けられた前記バイポーラトラ
ンジスタＴのコレクタ電位引上げ用ゴ型半導体領域４０
と同一層で形成された高不純物濃度のゴ型半導体領域４
０で形成されたダイオード素子Ｄ２とを、前記入力信号
用外部端子ＢＰから入力段回路Ｃｉｎに向って順次並列
に配列して構成する。この構成により、前記入力信号用
外部端子ＢＰに入力される過大電流を前記ダイオード素
子Ｄ工、ダイオード素子Ｄ２の夫々で段階的に低減し、
しかも前記ダイオード素子Ｄ２のｐｎ接合耐圧を入力段
回路Ｃｉｎのゲート絶縁膜４３の静電気破壊耐圧に比べ
て低くすることができるので、入力段回路Ｃｉｎの静電
気破壊を防止し、混在型半導体集積回路装置１の静電気
破壊耐圧を向上することができる。 また、前記静電気破壊防止回路■のダイオード素子りい
Ｄ２の夫々の形成工程をバイポーラトランジスタＴ、ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々を形成
する工程で兼用することができるので、この静電気破壊
防止回路Ｉを形成する工程に相当する分、混在型半導体
集積回路装置１の裏造工程数を低減することができる６ また、前記静電気破壊防止回路Ｉは、第３５図に示すよ
うに、前記実施例■の静電気破壊防止回路Ｉと大半を実
質的に同様の構造とし、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｃのソース領域だけをｎチャネルＭＩＳＦＥ
ＴＱｎと同様にｎ型半導体領域４５及びｎ°型半導体領
域４８で構成してもよい。このクランプ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃは、ソース領域のｎ型半導体領域４
５のチャネル形成領域側への拡散距離を低減することが
できるので、短チヤネル効果を低減することができる。 また、前記静電気破壊防止回路■は、第３６図に示すよ
うに、保護抵抗素子Ｒをｎ°型半導体領域４０で構成し
、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃのドレイ
ン領域であるｎ°型半導体領域４ｏと一体に構成しても
よい、保護抵抗素子Ｒであるｎ°型半導体領域４０の底
部は埋込型のｐ°型半導体領域３２と接触させる。この
場合、静電気破壊防止回路■はダイオード素子Ｄ２ し
か存在しないが、このダイオード素子Ｄ２は保護抵抗素
子Ｒ及びクランプ用ＭＩＳＦＥＴＱｃのドレイン領域に
相当する広い範囲において過大電流を吸収することがで
きる。 また、前記静電気破壊防止回路Ｉは、図示しないが、保
護抵抗素子Ｒを前記実施例Ｉの保護抵抗素子Ｒと同様に
ｎ゛型半導体領域４８で構成し、このｄ型半導体領域４
８の全域に沿ってｎ−型ウェル領域３４Ｂ（又はｎ型ウ
ェル領域３４Ｂ）を設けてもよい。 つまり、この静電気破壊防止回路Ｉは、ダイオード素子
Ｄ１がなくなり、ダイオード素子り１、Ｄ２の夫々を入
力信号用外部端子ＢＰから入力段回路Ｃｉｎに向って順
次配置する。 このように、（６−４）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｉｎとの間に静電気破壊
防止回路夏を有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された高不純物濃度の埋込型のＰ°型半導体領域
３２、及び前記基体の主面部に前記埋込型のｐ°型半導
体領域３２に底面を接触させて設けられた前記バイポー
ラトランジスタＴの真性コレクタ領域であるに型ウェル
領域３４Ｂ（又はｎ型ウェル領域３４Ｂ或はｐチャネル
ＭＩＳＦＥＴＱＰのに型ウェル領域３４Ａ）と同一層で
形成された低不純物濃度のπ型ウェル領域３４Ｂで形成
されたダイオード素子り、と、前記埋込型のｐ°型半導
体領域３２、及び前記基体の主面部に前記埋込型のｐ゛
型半導体領域３２に底面を接触させて設けられた前記バ
イポーラトランジスタのコレクタ電位引上げ用ｎ°型半
導体領域４ｏと同一層で形成された高不純物濃度のゴ型
半導体領域４ｏで形成されたダイオード素子Ｄ２ とを
、前記入力信号用外部端子ＢＰから入力段回路Ｃｉｎに
向って順次並列に配列して構成する。この構成により、
前記入力信号用外部端子ＢＰに入力される過大電流を前
記ダイオード素子Ｄ３． Ｄ、の夫々で段階的に低減し
、しかも前記ダイオード素子Ｄ２ のｐｎ接合耐圧を入
力段回路Ｃｉｎのゲート絶縁膜４３の静電気破壊耐圧に
比べて低くすることができるので、入力段回路Ｃｉｎの
静電気破壊を防止し、混在型半導体集積回路装置１の静
電気破壊耐圧を向上することができる。また、前記静電
気破壊防止回路Ｉのダイオード素子りいＤ２の夫々の形
成工程をバイポーラトランジスタＴ、ｐチャネルＭＩＳ
ＦＥＴＱｐの夫々を形成する工程で兼用することができ
るので、この静電気破壊防止回路Ｉを形成する工程に相
当する分、混在型半導体集積回路装置１の製造工程数を
低減することができる。 （実施例■） 本実施例■は、前記実施例Ｉの混在型半導体集積回路装
置１において、バイポーラトランジスタの占有面積を縮
小し、集積度を向上した、本発明の第３実施例である。 本発明の実施例■である混在型半導体集積回路装置ｉｉ
１を第３７図（要部断面図）に示す。 本実施例■の混在型半導体集積回路袋［１は、少なくと
もバイポーラトランジスタＴ１、Ｔ２の夫々のエミッタ
開口として使用される接続孔５５内に遷移金属膜（又は
遷移金属シリサイド膜）５７Ｄが埋込まれている。この
遷移金属膜５７Ｄは配線５７の一部として使用され、こ
の配線５７は、遷移金属膜５７Ｄを介在させてアルミニ
ウム合金膜５７Ｂが各半導体領域４０．４８．４９．５
６の夫々に直接々続されないので、前述の実施例！で説
明した遷移金属シリサイド膜５７Ａは廃止されている。 前記配線５７の下層となる遷移金属膜５７Ｄは例えば選
択ＣＶＤ法で堆積したＷ膜を使用する。遷移金属膜シリ
サイド膜５７Ｄの場合は例えばＷＳｉ２等を使用する。 また、遷移金属膜５７Ｄは、ＣＶＤ法やスパッタ法によ
り接続孔５５内が埋込まれるまで堆積し、この後、接続
孔５５内のみに残存するように全面をエツチングで後退
させて形成してもよい。 前記配線５７のアルミニウム合金ｌｌ５７Ｂは、比抵抗
値が小さい特徴があるが１段差部特にエミッタ開口とし
て使用される接続孔５５部分でのステップカバレッジが
悪く、断面々積が縮小する。バイポーラトランジスタＴ
１、Ｔ２の夫々はエミッタ電流量が０ＭＯ８の動作電流
量に比べて大きく、マイグレーション耐圧を確保するた
めに前記段差部でアルミニウム合金膜５７Ｂの断面々積
を増加するにはエミッタ開口である接続孔５５の開口サ
イズを大きくしなくてはならない、この接続孔５５の開
口サイズの増加は、ｎ型エミッタ領域、ｐ型ベース領域
、ｎ型コレクタ領域の夫々の面積を順次増大し、バイポ
ーラトランジスタＴｌ、Ｔ２の夫々の占有面積を増大す
る。つまり、本実施例■の混在型半導体集積回路装置１
は、前記接続孔５５内に遷移金属膜５７Ｄを埋込み、接
続孔５５部分での配線５７の断面々積を増加している。 前記遷移金属膜５７Ｄは、まず、第３８図（所定の製造
工程における要部断面図）に示すように、層間絶縁膜５
４に接続孔５５を形成し、この接続孔５５内に前記遷移
金属膜５７Ｄを埋込む。 次に、前記遷移金属膜５７Ｄ上、層間絶縁膜５４上を含
む基板全面にアルミニウム合金膜５７Ｂ、遷移金属シリ
サイド膜５７Ｃの夫々を順次積層する。この後、第３９
図（所定の製造工程における要部断面図）に示すように
、遷移金属シリサイド膜５７Ｃ。 アルミニウム合金膜５７Ｂの夫々を順次所定の形状に加
工することにより配線５７を形成する。つまり、前記配
線５７の下層となる遷移金属膜５７Ｄは、バイポーラト
ランジスタＴ１、Ｔ２の夫々のエミッタ開口となる接続
孔５５を含め、その他の素子と配線５７とを接続する接
続孔５５のすべてに埋込まれる。 このように、（３０−１４）バイポーラトランジスタＴ
１、Ｔ２のｎ型エミッタ領域であるゴ型半導体領域５６
に、層間絶縁膜５４に形成されたエミッタ開口である接
続孔５５を通して前記層間絶縁膜５４上を延在するアル
ミニウム合金膜５７Ｂ（配線５７）を接続する混在型半
導体集積回路装置１において、前記層間絶縁膜５４に形
成されたエミッタ開口（接続孔５５）内に遷移金属膜（
又は遷移金属シリサイド膜）５７Ｄを埋込み、この埋込
まれた遷移金属膜５７Ｄを介在させ、前記バイポーラト
ランジスタＴ１、Ｔ２のｎ型エミッタ領域であるｎ゛型
半導体領域５６と前記配線５７のアルミニウム合金膜５
７Ｂとを接続する。この構成により、前記エミッタ開口
である接続孔５５内の実質的にすべての領域を前記遷移
金属膜５７Ｄで満たし、前記接続孔５５の段差部分で配
線５７の断面々積を増加することができるので、エミッ
タ開口である接続孔５５の開口サイズを縮小してこれに
伴ってｎ型エミッタ領域の面積を縮小することができる
。つまり、バイポーラトランジスタＴ１、Ｔ２の占有面
積を縮小することができるので、混在型半導体集積回路
装置１の集積度を向上することができる。 また、前記エミッタ開口である接続孔５５内に埋込まれ
た遷移金属膜５７Ｄは、前記アルミニウム合金膜５７Ｂ
に比べてエレクトロマイグレーション耐圧が高いので、
さら１こ接続孔５５の関口面積を縮小し、混在型半導体
集積回路装置１の集積度をより向上することができる。 また、前記エミッタ開口である接続孔５５内に埋込まれ
た遷移金属膜５７Ｄは、ｎ型エミッタ領域であるｎ゛型
半導体領域５６とアルミニウム合金膜５７Ｂとの合金化
反応を防止するＡとができるので、アロイスパイク現象
を防止することができる。 また、前記遷移金属膜５７Ｄは、接続孔５５内にそれに
対して自己整合で埋込むことができ、接続孔５５と配線
５７のアルミニウム合金膜５７Ｂ（及び遷移金属シリサ
イド膜５７Ｃ）との製造工程におけるマスク合せずれが
生じても、接続孔５５内に目開きが生じないので、接続
孔５５部分のアルミニウム合金膜５７Ｂの配線幅寸法、
配線間寸法の夫々を縮小することができる。つまり、前
記接続孔５５に埋込まれた遷移金属膜５７Ｄとアルミニ
ウム合金膜５７Ｂとの接続部分において、アルミニウム
合金膜５７Ｂに製造工程におけるマスク合せ余裕寸法を
確保する必要がなくなる（所謂ドックボーンの廃止）。 また、前記メモリセルアレイＭＡのメモリセルＭのメモ
リセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域
４５（実際にはゴ型半導体領域５６）と相補性データ線
５７との接続部分においては、前記遷移金属膜５７Ｄは
、相補性データ線５７の接続孔５５部分でのステップカ
バレッジを向上し、相補性データ線５７の断線不良を低
減することができる。特に、メモリセルアレイＭＡは、
メモリセルＭをスタックド構造の情報蓄積用容量素子Ｃ
で構成しており、接続孔５５の段差形状が他の領域に比
べて大きくなっているので、前記接続孔５５内に埋込ま
れる遷移金属膜５７Ｄは有効である。 なお、前記配線５７の接続孔５５内に埋込まれた遷移金
属膜５７Ｄとアルミニウム合金膜５７Ｂとの接続部分は
、Ｓｉの析出や合金化反応が生じる可能性があるので、
実用の際はバリアメタル層例えば遷移金属窒化膜（Ｔｉ
Ｎ膜）を介在させる。 （実施例■） 本実施例゛■は、前記実施例■の混在型半導体集積回路
装置１において、特にＢ１−ＣＭＯＳゲート回路の動作
速度の高速化を図った、本発明の第４実施例である。 本発明の実施例■である混在型半導体集積回路袋Ｗ１を
第４０図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１特にＢ１−Ｃ
ＭＯＳゲート回路を構成するバイポーラトランジスタＴ
１は、第４０図に示すように、埋込型のゴ型半導体領域
３１Ａ及びπ型ウェル領域３４Ａ（真性コレクタ領域）
でｎ型コレクタ領域を構成している。埋込型のｎ°型半
導体領域３４Ａは基板の深さ方向の寸法が大きく構成さ
れ、ｎ−型ウェル領域３４Ａの深さが浅く構成されてい
る。 一方、前記Ｂ ｉ −ＣＭ ＯＳゲート回路を構成する
ＣＭＯ８のｎチャネルＭＩＳＦＥＴＱｎはｐ−型ウェル
領域３５の主面に設けられ、ｐチャネルＭＩＳＦＥＴＱ
ｐはに型ウェル領域３４Ｂの主面に設けられている。前
記ｎチャネルＭＩＳＦＥＴＱｎの領域のｆ型ウェル領域
３５、ｐチャネルＭＩＳＦＥＴＱｐの領域のゴ型ウェル
領域３４Ｂの夫々は、前記バイポーラトランジスタＴ１
の真性コレクタ領域である１型ウエル領域３４Ａに比べ
て深い深さで構成されている。ｎチャネルＭＩＳＦＥＴ
Ｑｎの領域の埋込型のＰ°型半導体領域３２、Ｐチャネ
ルＭＩＳＦＥＴＱｐの領域の埋込型のゴ型半導体領域３
４Ｂの夫々は、前記バイポーラトランジスタＴ１の埋込
型のゴ型半導体領域３１Ａに比べて基板の深さ方向の寸
法が小さく構成されている。 すなわち、前記バイポーラトランジスタＴ１は、ｎ型コ
レクタ領域のうちの真性コレクタ領域であるに型ウェル
領域３４Ａを浅くし、ｎ型エミッタ領域−ｎ型コレクタ
領域間（ｎ型エミッタ領域から埋込型のゴ型半導体領域
３１Ａまでの距離）を短縮することができるので、電流
の走行距離を縮小してベース遮断周波数を向上し、動作
速度の高速化を図ることができる。これに対して、ｎチ
ャネルＭＩＳＦＥＴＱｎは、Ｐ−型ウェル領域３５の深
さを深くシ、ソース領域及びドレイン領域であるゴ型半
導体領域４８と埋込型のｐ°型半導体領域３２とを積極
的に離隔することができるので、前記ゴ型半導体領域４
８に付加される寄生容量を低減し、動作速度の高速化を
図ることができる。同様に、ｐチャネルＭＩＳＦＥＴＱ
Ｐは、１型ウエル領域３４Ｂの深さを深くシ、ソース領
域及びドレイン領域であるｐ゛型半導体領域４９と埋込
型のゴ型半導体領域３１Ｂとを積極的に離隔゛すること
ができるので、前記ｐ°型半導体領域４９に付加される
寄生容量を低減し、動作速度の高速化を図ることができ
る。 なお、同第４０図に示すバイポーラトランジスタＴ２は
高耐圧化を図るように構成されている。 前記Ｂ１−ＣＭＯＳゲート回路のバイポーラトランジス
タＴ１の埋込型のゴ型半導体領域３１Ａ。 ｐチャネルＭＩＳＦＥＴＱＰの領域の埋込型のゴ型半導
体領域３１Ｂの夫々は第４１図（所定の製造工程におけ
る要部断面図）に示すように形成される。つまり、バイ
ポーラトランジスタＴ１の埋込型のゴ型半導体領域３１
Ａはｎ型不純物３１ｎ□、３１ｎ２の夫々を導入するこ
とにより形成され、ｐチャネルＭＩＳＦＥＴＱｐの領域
の埋込型のゴ型半導体領域３１Ｂはｎ型不純物３１ｎ工
を導入することにより形成される。ｎ型不純物３１ｎ１
は拡散速度の遅い例えばｓｂを使用し、ｎ型不純物３１
ｎ２は拡散速度の速い例えばＰを使用する。ｎ型不純物
３１ ｎ ｉはその拡散速度が遅いので深いｎ−型ウェ
ル領域３４Ｂを形成することができる。ｎ型不純物３１
ｎ２はその拡散速度が速いので浅いゴ型ウェル領域３１
Ｂを形成することができる。 このように、（３１−１５）真性コレクタ領域、埋込型
コレクタ領域の夫々を基体の深さ方向に順次配置したバ
イポーラトランジスタＴ１と、前記真性コレクタ領域、
埋込型コレクタ領域の夫々と同一層でかつ同一導電型で
形成されるウェル領域。 埋込型半導体領域の夫々を基体の深さ方向に順次配置し
た領域に形成されるｐチャネルＭＩＳＦＥＴＱｐとを有
する混在型半導体集積回路装置１において、前記バイポ
ーラトランジスタＴ１の真性コレクタ領域である１型ウ
エル領域３４Ａの基体表面からの深さを、前記ｐチャネ
ルＭＩＳＦＥＴＱｐを形成する１型ウエル領域３４Ｂの
基体表面からの深さに比べて浅く構成する。この構成に
より、前記バイポーラトランジスタＴ１は、真性コレク
タ領域であるイ型ウェル領域３４Ａの基体表面からの深
さを浅くシ、電流の走行距離を短くすることができるの
で、ベース遮断周波数を高め、動作速度の高速化を図る
ことができると共に、前記ＰチャネルＭＩＳＦＥＴＱｐ
は、ｎ−型ウェル領域３４Ｂの基体表面からの深さを深
くし、前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域、
ドレイン領域の夫々であるｐ゛型半導体領域４９と前記
埋込型のゴ型半導体領域３１Ｂとを離隔することができ
るので、前記ｐ゛型半導体領域４９に付加される寄生容
量を低減し、ｐチャネルＭＩＳＦＥＴＱｐの動作速度の
高速化を図ることができる。 （実施例■） 本実施例■は、前記実施例！の混在型半導体集積回路装
置１において、バイポーラトランジスタの周波数特性を
向上した、本発明の第５実施例である。 本発明の実施例Ｖである混在型半導体集積回路装置１を
第４２図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１は、第４２図
に示すように、バイポーラトランジスタＴ１の真性コレ
クタ領域として使用される１型ウエル領域３４Ｂのｎ型
エミッタ領域の直下に高不純物濃度の埋込型のゴ型半導
体領域３４Ｃが設けられている。つまり、この埋込型の
ゴ型半導体領域３４Ｃは、ｐ型ベース領域の真性ベース
領域であるｐ型半導体領域４２とｎ型コレクタ領域の埋
込型のゴ型半導体領域３１Ｂとの間において、真性コレ
クタ領域であるｎ−型ウェル領域３４Ｂの不純物濃度を
高めている。 前記ｎ型エミッタ領域の直下に設けられる埋込型のゴ型
半導体領域３４Ｃは第４３図及び第４４図（所定の製造
工程毎に示す要部断面図）に示すように形成されている
。 まず、素子を覆う層間絶縁膜５４に接続孔５５を形成す
る。この接続孔５５は、パイポーラトランジスタＴ１の
ｐ型ベース領域の真性ベース領域であるｎ型半導体領域
４２上において、エミッタ開口として使用される。 次に、バイポーラトランジスタＴ１のｎ型エミッタ領域
の形成領域上、コレクタ電位引上げ用ｎ型半導体領域４
０上の夫々の接続孔５５部分が開口された不純物導入マ
スク９０を形成する。不純物導入マスク９０は、例えば
フォトリソグラフィ技術で形成されたフォトレジスト膜
で形成し、前記層間絶縁膜５４上に形成される。 次に、第４３図に示すように、前記不純物導入マスク９
０の開口及び接続孔５５で規定された領域内において、
少なくともバイポーラトランジスタＴ１の真性コレクタ
領域であるｎ−型ウェル領域３４Ｂの主面部にｎ型不純
物３４０１を導入する。ｎ型不純物３４ｎ、は、π型ウ
ェル領域３４Ｂの不純物濃度に比べて高くかつその領域
に不純物濃度のピークを有するように、例えば１０ ”
［ａｔｏａ＋ｓ／ （１ｍ” ］程度の不純物濃度の
Ｐを使用し、約３００［ＫｅＶ］程度の高エネルギのイ
オン打込法で導入する。このｎ型不純物３４ｎ、はバイ
ポーラトランジスタＴ１のコレクタ電位引上げ用ｎ°型
半導体領域４０の主面部にも導入される。また、ｎ型不
純物３４ｎ３は、バイポーラトランジスタＴ１のｎ型エ
ミッタ領域のサイズを規定する接続孔（エミッタ開口）
５５に規定された領域内において導入されるので、ｎ型
エミッタ領域の直下にそれに対して自己整合で導入され
る。 次に、バイポーラトランジスタＴ１．Ｔ２の夫々のＰ型
半導体領域４２の主面部、コレクタ電位引上げ用ゴ型半
導体領域４０の主面部、メモリセルアレイＭＡのメモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
型半導体領域４５の主面部の夫々が開口された不純物導
入マスク９１を形成する。この不純物導入マスク９１は
、例えばフォトリングラフィ技術を使用したフォトレジ
スト膜で形成する。 次に、第４４図に示すように、前記不純物導入マスク９
１の開口及び接続孔５５で規定された領域内において、
少なくともｎ型半導体領域４２、ｎ型半導体領域４５の
夫々の主面部にｎ型不純物５６ｎを導入する。 次に、前記ｎ型不純物３４ｎ、 、ｎ型不純物Ｓｅｎの
夫々に引き伸し拡散を施す、前記ｎ型不純物３４ｎ３
はｎ型エミッタ領域の直下において埋込型のｎ°型半導
体領域３４Ｃを形成する。前記ｎ型不純物５６ｎは、ｎ
型エミッタ領域であるゴ型半導体領域５６、メモリセル
選択用ＭＩＳＦＥＴＱｓのソース領域又はドレイン領域
の一部であるｎ°型半導体領域５６の夫々を形成する。 なお、前記埋込型のｎ°型半導体領域３４Ｃを形成する
ｎ型不純物３４ｎ、は、引き伸し拡散量が多い場合には
ｎ型不純物５６ｎの導入前に導入し、引き伸し拡散を施
した後に前記ｎ型不純物５６ｎを導入する。この工程順
序によれば、ｎ型エミッタ領域であるｎ°型半導体領域
５６の接合深さを浅くすることができるので、バイポー
ラトランジスタＴ１の高周波特性をさらに向上すること
ができる。また、前記ｎ型不純物３４ｎ、は、引き伸し
拡散量が少ない場合にはｎ型不純物５６ｎを導入する後
に導入してもよい。 また、前記埋込型のゴ型半導体領域３４Ｃは、第４５図
（所定の製造工程における要部断面図）に示すように、
不純物導入マスク９３を使用し、π型ウェル領域３４Ｂ
を形成するｎ型不純物３４ｎ１の導入の後（又は前）に
ｎ型不純物３４ｎ３ を導入することにより形成しても
よい。 このように、（３７−１９）ｎ型エミッタ領域、ｐ型ベ
ース領域、ｎ型コレクタ領域の夫々を順次基体の表面か
ら深さ方向に向って配置した縦型構造のバイポーラトラ
ンジスタＴ１を有する混在型半導体集積回路装置１にお
いて、前記ｎ型コレクタ領域の真性コレクタ領域である
ｎ−型ウェル領域３４Ｂの前記ｎ型エミッタ領域の直下
部分に前記π型ウェル領域３４Ｂに比べて高不純物濃度
の埋込型のｎ°型半導体領域３４Ｃを設ける。この構成
により、前記ｎ型コレクタ領域のｎ型エミッタ領域の直
下部分の１型ウエル領域３４Ｂの実質的に電流が流れる
領域の抵抗値を低減し、電流の流れる時間を短縮するこ
とができるので、ベース遮断周波数を高め、バイポーラ
トランジスタＴ１の動作速度の高速化を図ることができ
ると共に、前記ｎ型コレクタ領域のエミッタ領域の直下
部分以外の真性コレクタ領域は低不純物濃度の１型ウエ
ル領域３４Ｂで構成され、真性コレクタ領域とｐ型ベー
ス領域とのｐｎ接合部に形成される寄生容量を低減する
ことができるので、よりベース遮断周波数を低減し、バ
イポーラトランジスタＴｌの動作速度の高速化を図るこ
とができる。 また、（３８−２０）前記ｎ型コレクタ領域のエミッタ
領域の直下部分の埋込型のゴ型半導体領域３４Ｃは、前
記ｎ型エミッタ領域であるゴ型半導体領域５６を規定す
るエミッタ開口（接続孔５５）に規定された領域内にお
いて、ｎ型コレクタ領域の真性コレクタ領域であるｎ−
型ウェル領域３４Ｂにｎ型不純物３４ｎ、を導入するこ
とにより形成する。この構成により、前記ｎ型コレクタ
領域のｎ型エミッタ領域の直下部分の高不純物濃度の埋
込型のゴ型半導体領域３４Ｃを形成する不純物導入マス
クを形成する工程の一部をエミッタ開口（接続孔５５）
を形成する工程で兼用することができるので、このマス
クを形成する工程に相当する分、混在型半導体集積回路
装置１の製造工程数を低減することができる。 （実施例■） 本実施例■は、 ｌ ６ ［Ｍｂｉｔｌ又はそれ以上の
大容量を有するＤＲＡＭを搭載した混在型半導体集積回
路装置１において、消費電力を低減した、本発明の第６
実施例である。 本発明の実施例■である混在型半導体集積回路装置１を
第４６図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１は１６［Ｍｂ
ｉｔｌの大容量のＤＲＡＭを搭載する。このＤＲＡＭの
メモリセルアレイＭＡに延在する相補性データ線（ＤＬ
）５７の配線幅寸法はこの相補性データ線５７とその下
層の上層電極層５３との間の層間絶縁膜５４の膜厚に比
べて小さく構成されている。 一方、周辺回路の領域において、相補性データ線５７と
同一導電層で形成される信号用配線５７や電源用配線５
７の配線幅寸法は前記層間絶縁膜５４の膜厚に比べて大
きく構成されている。 前記相補性データ線５７の充放電々流は次式く１〉で表
わされる。 前記〈１〉式右辺のデータ線容量ｃｂは、相補性データ
線５７−スタックド構造の情報蓄積用容量素子０間容量
、相補性データ線５７−ワード線４４間容量、半導体領
域（４５等）−基板間容量、ミラー容量等である。この
うち、データ線容量ｃｂは、相補性データ線５７−スタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層（プレ
ート電極）５３間容量が約４０〜５０［％］の大半を占
めるー、この相補性データ線５７−上層電極層５３間容
量は次式〈２〉で表わすことができる。 前述の式〈１〉１式〈２〉の夫々から明らかなように、
相補性データ線５７の配線幅寸法Ｗｄを減少させ１層間
絶縁膜５４の膜厚ｔｏｘを増加することにより、相補性
データ線５７−上層電極層５３間容量Ｃｄｐを減少して
データ線容量ｃｂを小さくすることができるので、相補
性データ線５７の充放電々流Ｊｄの低減化を図ることが
できる。 また、混在型半導体集積回路装置１のペレットサイズは
、 １６ ［Ｍｂｉｔｌの大容量を有するＤＲＡＭを
搭載する場合、Ｌ ＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）
構造の採用等、樹脂封止型半導体装Ｉ！２の構造を工夫
することにより、最大約１４０［ｍｍ”］程度で構成す
ることができる。混在型半導体集積回路装置１のうちＤ
ＲＡＭのメモリセルアレイＭＡの占有面積は全体の約５
５［％ゴ程度を占めるので、１［ｂｉｔ］当りのメモリ
セルＭのセルサイズは４．５［μｍ” ］程度に設定さ
れる。ＤＲＡＭは、フォールプツトビットライン方式を
採用する場合、１［ｂｏｗ ｉｔ］のメモリセルＭに１本のワード線４４と１組の相
補性データ線（２本のデータ線）５７が延在する。 このレイアウト構成上、ワード線垂直方向１に対して相
補性データ線垂直方向２であることが微細加工上でのバ
ランスがよい、したがって、前記メモリセルＭのセルサ
イズは１．５Ｘ３．Ｏｒμｍ８］の長方形状に形成する
ことが望ましい、つまり。 第４７図（配線の平面図）及び第４８図（第４７図のｍ
−ｍ切断線で切った模写断面図）に示すように、相補性
データ線５７の配線ピッチは３．０［μｍ］となり、相
補性データ線５７のうちの１本のデータ線の配線ピッチ
は １．５［μｍ］で構成される。１６［Ｍｂｉｔｌの
大容量を有するＤＲＡＭにおいては、最小加工寸法（最
小配線間隔）が０．６［μｍ］、製造工程における２層
間合せ余裕が０．３［μｍ］の夫々である ０．６［μ
ｍ］製造プロセスを採用するので、相補性データ線５７
の配線幅寸法Ｗｄは約０゜６［μｍ］に設定される。こ
れに対して、前記相補性データ線５７と上層電極！５３
との間の層間絶縁膜５４は、前述のように、相補性デー
タ線５７−上層電極層５３間容量Ｃｄρを減少するため
に、前述の実施例Ｉの混在型半導体集積回路装置１に搭
載された４［ＭｂｉｔｌのＤＲＡＭと同程度、約７００
［ｎｍ１程度の膜厚で形成される。すなわち、１６ ［
Ｍｂｉｔｌの大容量を有するＤＲＡＭにおいては、相補
性データ線５７の配線幅寸法（０，８［μｍ］）は、充
放電々流Ｊｄを低減して消費電力を低減するために、層
間絶縁膜５４の膜厚（０，７［μｍ］）に比べて小さく
構成される。 一方、前記第４７図及び第４８図に示すように、１６
［Ｍｂｉｔｌの大容量を有するＤＲＡＭにおいては、周
辺回路の信号用配線５７（Ｓ ）、電源用配線５７（Ｖ
ｓｓ又はＶｃｃ）の夫々の配線幅寸法は層間絶縁膜５４
の膜厚に比べて大きく構成される。前記信号用配線５７
（Ｓ）は、例えばクロック系信号であり、微細加工より
も動作速度を速くするために配線幅寸法を大きく構成し
ている。信号用配線５７（Ｓ）は例えば１．０［μｍ］
程度の配線幅寸法で構成される。 電源用配線５７（Ｖ ｓｓ又はＶｃｃ）は、微細加工よ
りも、ノイズ低減やマイグレーシ五ン耐圧の向上を図る
ために配線幅寸法を大きく構成している。この電源用配
線５７（Ｖｓｓ又はＶｃｃ）は、入力用又は出力用外部
端子ＢＰと分岐するまでの間の配線幅寸法がワーストケ
ースとなり、例えば１００［μｍ］程度の配線幅寸法で
構成される。 また、前述の混在型半導体集積回路装置１に２５６ ［
Ｍｂｉｔｌのさらに大容量のＤＲＡＭを搭載する場合に
おいては、周辺回路の信号用配線５７（Ｓ ）の配線幅
寸法が層間絶縁膜５４の膜厚に比べて小さく構成される
場合があるが、前記電源用配線５７の外部端子ＢＰから
分岐されるまでの配線幅寸法は層間絶縁膜５４の膜厚に
比べて大きく構成される。 このように、（３４−１６）メモリセル選択用ＭＩＳＦ
ＥＴＱｓとスタックド構造の情報蓄積用容量素子Ｃとの
直列回路でメモリセルＭを構成し、前記スタックド構造
の情報蓄積用容量素子Ｃの上層電極層５３上に層間絶縁
膜５４を介在させて延在する相補性データ線５７を前記
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｃの一
方のｎ型半導体領域４５に接続するＤＲＡＭを備えた混
在型半導体集積回路装置１において、前記相補性データ
線５７の配線幅寸法を、前記相補性データ線５７とその
下層のスタックド構造の情報蓄積用容量素子Ｃの上層電
極層５３との間の層間絶縁膜５４の膜厚よりも小さく構
成する。この構成により、前記相補性データ線５７に付
加される寄生容量Ｃｄを低減し、前記相補性データ線５
７の充放電々流量Ｊｄを低減することができるので、Ｄ
ＲＡＭの消費電力を低減し、結果的に混在型半導体集積
回路装置１の消費電力を低減することができる。また、
消費電力を低減することができるので、前記混在型半導
体集積回路袋＠１の集積度を向上することができる。 また、（３５−１７）前記ＤＲＡＭの周辺回路に延在す
る、前記相補性データ線５７と同一導電層で形成された
信号用配線５７（Ｓ）の配線幅寸法を、その下層の層間
絶縁膜５４の膜厚よりも大きく構成する。この構成によ
り、前記周辺回路に延在する信号用配線５７（Ｓ）は、
断面々積を増加して抵抗値を低減することができるので
、信号伝達速度を速め、混在型半導体集積回路袋！！！
１の動作速度の高速化を図ることができる。 また、（３６−１８）前記ＤＲＡＭの前記相補性データ
線５７と同一導電層で形成された電源用配線５７の外部
端子ＢＰから分岐されるまでの配線幅寸法を、その下層
の層間絶縁膜５４の膜厚よりも大きく構成する。この構
成により、前記電源用配線５７は、断面々積を増加して
抵抗値を低減することができるので、ノイズを低減し、
誤動作を防止して。 混在型半導体集積回路装置１の電気的信頼性を向上する
ことができ、又充分な配線幅寸法を確保することができ
るので、マイグレーション耐圧を確保して断線不良を防
止し、混在型半導体集積回路装置１の電気的信頼性を向
上することができる。 （実施例■） 本実施例■は、混在型半導体集積回路装置において、Ｄ
ＲＡＭの集積度を向上すると共に、バイポーラトランジ
スタの特に素子分離領域の面積を縮小して集積度を向上
した１本発明の第７実施例である０本実施例■は、特に
１６ ［Ｍｂｉｔ］又はそれ以上の大容量のＤＲＡＭを
搭載する混在型半導体集積回路装置に好適である。 本発明の実施例■である混在型半導体集積回路装置１を
第４９図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１に搭載される
ＤＲＡＭのメモリセルＭは、第４９図及び第５０図（メ
モリセルアレイの要部平面図）に示すように、メモリセ
ル選択用ＭＩＳＦＥＴＱｓと細溝型スタックド構造の情
報蓄積用容量素子Ｃとの直列回路で構成されている。 前記メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
は、主に、ｐ−型ウェル領域３５（チャネル形成領域）
、ゲート絶縁膜４３、ゲート電極４４、ゴ型半導体領域
１０７Ａ、ｎ型半導体領域４５及びｎ°型半導体領域１
０４Ａの夫々で構成されている。メモリセルＭの細溝型
スタックド構造の情報蓄積用容量素子Ｃは、主に、細溝
１００、分離用絶縁膜１０１、下層電極層１０２、誘電
体膜１０３、上層電極層１０５の夫々で構成されている
。 前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｄ型半
導体領域１０７Ａには、サイドウオールスペーサ４７で
規定された領域内において、ゲート電極４４に対して自
己整合でゴ型半導体領域１０７Ａの主面に接続された中
間導電膜１０７を介在させて相補性データ線（Ｄ−Ｌ）
５７が接続されている。前記中間導電膜１０７は例えば
ＣＶＤ法で堆積した多結晶珪素膜で形成され、この多結
晶珪素膜には抵抗値を低減するｎ型不純物例えばＰが導
入されている。 前記ゴ型半導体領域１０７Ａは前記中間導電膜１０７で
ある多結晶珪素膜に導入されたｎ型不純物をｐ−型ウェ
ル領域３５の主面部に拡散することにより形成されてい
る。 メモリセル選択用ＭＩＳＦＥＴＱＳの他方のｎ型半導体
領域４５及びゴ型半導体領域１０４Ａは、前記分離用絶
縁膜１０１に形成された開口１０１Ａを通して前記細溝
型スタックド構造の情報蓄積用容量素子Ｃの上層電極層
１０４に接続されている。後述するが、上層電極層１０
４は多結晶珪素膜で形成され、この多結晶珪素膜に導入
されたｎ型不純物を開口１０１Ａで規定された領域内に
おいてｐ゛型ウェル領域３５の主面部に拡散することに
より前記ゴ型半導体領域１０４Ａは形成される。 前記細溝型スタックド構造の情報蓄積用容量素子Ｃの細
溝１００は、ｐ−型ウェル領域３５、埋込型のｐ゛型半
導体領域３２の夫々を突き抜け、ｐ−型半導体基板３０
に底部が達する深さで形成されている。この細溝１００
は、例えばＲＩＥ等の異方性エツチングで形成され、開
口サイズに比べて深さが深く構成されている。 前記分離用絶縁膜１０１は、細溝１００の内壁に沿って
設けられ、ｐ−型半導体基板３０． ｐ−型ウェル領域
３５、埋込型のｐ°型半導体領域３２の夫々と細溝型ス
タックド構造の情報蓄積用容量素子Ｃとを電気的に分離
するように構成されている。 前記下層電極層１０２は、分離用絶縁膜１０１を介在さ
せ、前記細溝１００の内壁に沿って設けられている。下
層電極層１０２は例えばＣＶＤ法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入されている。下層電極層１０２は、細溝１００
の底部の分離用絶縁膜１０１を除去して形成された開口
（符号は付けない）を通して埋込型のｎ°型半導体領域
１０２Ａに接続されている。この埋込型のｎ°型半導体
領域１０２Ａは、前記下層電極層１０２に導入されたｎ
型不純物をｐ−型半導体基板３０の内部に拡散させるこ
とにより形成されている。１６ ［Ｍｂｉｔｌの大容量
のＤＲＡＭはメモリセルＭ間の配置ピッチが小さく構成
されるので、前記埋込型のｎ°型半導体領域１０２Ａは
、メモリセルＭと相補性データ線５７との接続部分を除
き、ワード線（ＷＬ）４４の延在方向及び相補性データ
線５７の延在方向において、隣接する他のメモリセルＭ
の埋込型のｎ°型半導体領域１０２Ａと接続される（一
体に構成される）。埋込型のｄ型半導体領域１０２Ａは
、プレート給電部ＶＰから電源電圧１／２Ｖｃｃが供給
される。１６ ［Ｍｂｉｔｌの大容量のＤＲＡＭになる
と、内部回路で使用される電源電圧Ｖｃｃが約３ 、３
［Ｖ］になるので、前記電源電圧１／２Ｖｃｃは約１
．６５［Ｖ］である。 前記プレート給電部Ｖｐは、第４９図に示すように５細
溝１００で周囲を規定された領域内において、基体表面
から深さ方向に向って、ゴ型半導体領域り８．ｎ−型ウ
エル領域３４Ａ、埋込型のｎ゛型半導体領域３１Ａの夫
々を順次配置することにより構成されている。プレート
給電部ＶＰは例えばメモリセルアレイＭＡの周辺領域に
配置される。このプレート給電部ｖｐのｎ°型半導体領
域４８には電源電圧１／２Ｖｃｃが印加された配線５７
が接続され、埋込型のｎ°型半導体領域３１Ａには埋込
型のｄ型半導体領域１０２Ａが接続される。 前記誘電体膜１０３は前記下層電極層１０２の表面に設
けられている。誘電体膜１０３は例えば窒化珪素膜の単
層、酸化珪素膜の単層又はそれらの複合膜で形成されて
いる。 前記上層電極層１０５は前記誘電体膜１０３の表面上に
細溝１００内を埋込むように設けられている。 この上層電極層１０５は前述したように例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
にはｎ型不純物例えばＰが導入されている。前記実施例
■の混在型半導体集積回路装置１に搭載されたスタック
ド構造の情報蓄積用容量素子Ｃと異なり、細溝型スタッ
クド構造の情報蓄積用容量素子Ｃは、下層電極層１０２
をプレート電極として形成し、上層電極Ｎ１０５をフロ
ーティング電極として形成している。 このように構成される細溝型スタックド構造の情報蓄積
用容量素子Ｃは、所謂ｓｐｃ構造の情報蓄積用容量素子
Ｃと呼ばれ、基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセル面積を縮小し、混在型半導
体集積回路装置１の集積度を向上することができる。 また、前記ＤＲＡＭのメモリセルアレイＭＡにおいては
、同第４９図に示すように、ｐ−型ウェル領域３５の下
部にｎチャネルＭＩＳＦＥＴＱｎの領域と同一層（同一
製造工程）で形成された埋込型のｐ゛型半導体領域３２
が設けられている。この埋込型のｐ°型半導体領域３２
は、混在型半導体集積回路装置１に特有な構造であり、
製造工程を増加しないでメモリセルアレイＭＡの領域に
設けることができる。このメモリセルアレイＭＡの領域
に設けられた埋込型のｐ°型半導体領域３２は、ウェル
給電部Ｖｗに接続され（一体に構成され）、基板電位ｖ
、。 が印加される。ウェル給電部Ｖｗは例えばメモリセルア
レイＭＡの周辺部に配置されている。ウェル給電部Ｖｗ
は、細溝１００で周囲を規定された領域内において、基
体表面から深さ方向に向って、ｐ°型半導体領域４９、
Ｐ−型ウェル領域３５、埋込型のｐ°型半導体領域３２
の夫々を順次配置することにより構成されている。この
ウェル給電部ＶｗのＰ°型半導体領域４９には基板電位
ｖ６．が印加された配線５７が接続されている。 一方、同第４９図に示すバイポーラトランジスタ領域Ｂ
ｉ（又はＣＭＯ８領域ＣＭＯＳ）におイテは、細溝１０
０内部に分離用絶縁膜１０１、下層電極層１０２、誘電
体膜１０３、上層電極層１０５の夫々を順次埋込むこと
により素子分離領域を構成している。この素子分離領域
の細溝１００、その内部に埋込まれる層１０１．１０２
．１０３．１０５の夫々は、メモリセルアレイＭＡに形
成されるものと同一層（同一製造工程）で形成される。 素子分離領域の細溝１００は、素子間の短絡を防止する
ために、ｎ型コレクタ領域である埋込型のゴ型半導体領
域３１Ｂに比べて底部を深く形成している。また、素子
分離領域の細溝１００は、素子間の短絡を防止するため
に。 底部の分離用絶縁膜１０１は除去されず、結果的に埋込
型のゴ型半導体領域１０２Ａは設けられていない。 なお、前記細溝１００内部に埋込まれた下層電極層１０
２の上部にはその上層の導電層と電気的に分離するため
に絶縁膜１０６が設けられている。 次に、前述の混在型半導体集積回路装置１の製造方法に
ついて、第５１図乃至第５６図（各製造工程毎に示す要
部断面図）を用いて、簡単に説明する。 まず、各領域にゴ型ウェル領域３４Ａ、３４Ｂ、ｎ型ウ
ェル領域３４Ｂ、ｐ−型ウェル領域３５の夫々、及び素
子間分離用絶縁膜３６、ｐ型チャネルストッパ領域３７
の夫々を形成する。この後、第５１図に示すように、ｎ
型ウェル領域３４Ａ、３４Ｂ、ｎ型ウェル領域３４Ｂ、
ｐ−型ウェル領域３５の夫々の活性領域の主面を露出す
る。 次に、前記活性領域上を含む基板全面に、絶縁膜１０８
を形成し、この後、第５２図に示すように、絶縁膜１０
８上に細溝１００の形成領域が開口されたエツチングマ
スク１１０を形成する。エツチングマスク１１０は例え
ばフォトリソグラフィ技術を使用したフォトレジスト膜
で形成する。 次に、前記エツチングマスク１１０を使用し、第５３図
に示すように、絶縁膜１０８．基体の夫々を順次エツチ
ングすることにより、細溝１００を形成する。エツチン
グは前述のようにＲＩＥ等の異方性エツチングを使用す
る。 次に、前記細溝１００の内壁を含む基板全面に分離用絶
縁膜１０１を形成する０分離用絶縁膜１０１は例えばＣ
ＶＤ法で堆積した酸化珪素膜を使用する。 次に、第５４図に示すように、前記分離用絶縁膜１０１
上にメモリセルアレイＭＡの領域が開口されたエツチン
グマスク１１１を形成する。エツチングマスク１１１は
例えばフォトリソグラフィ技術を使用したフォトレジス
ト膜で形成する。 次に、前記エツチングマスク１１１を使用し、基板全面
にエツチングを施すことにより、平坦部特に細溝１００
の底部の平坦部の分離用絶縁膜１０１を除去する。この
エツチングは異方性エツチングで行う、細溝１００の底
部には、分離用絶縁膜１０１が除去されたメモリセルア
レイＭＡの領域のみｐ−型半導体基板３０の表面が露出
する。 次に、第５６図に示すように、基板全面に下層電極層１
０２を形成する。下層電極層１０２は前述のように多結
晶珪素膜で形成され、この多結晶珪素膜にはｎ型不純物
が導入される。このｎ型不純物は、メモリセルアレイＭ
Ａの領域の細溝１００の底部、において、ｐ−型半導体
基板３０の内部に拡散し、埋込型のゴ型半導体領域１０
２Ａを形成する。 次に、誘電体膜１０３、上層電極層１０５の夫々を順次
積層し、下層電極層１０２、誘電体ｌ１１１０３、上層
電極層１０５の夫々を所定の形状に加工することにより
、細溝型スタックド構造の情報蓄積用容量素子Ｃ１素子
分離領域の夫々を形成することができる。 この後、通常の製造工程を施すことにより、前記第４９
図及び第５０図に示す混在型半導体集積回路装置！１は
完成する。 このように、（２３−１２）メモリセル選択用ＭＩＳＦ
ＥＴＱｓと情報蓄積用容量素子Ｃとの直列回路でメモリ
セルＭを構成するＤＲＡＭ、バイポーラトランジスタＴ
の夫々を同一基体に構成する混在型半導体集積回路装置
１において、前記ＤＲＡＭのメモリセルＭの情報蓄積用
容量素子Ｃを、前記基体の主面からその深さ方向に向っ
て形成された細溝１００内に構成し、前記バイポーラト
ランジスタＴの周囲を規定する素子分離領域を、前記Ｄ
ＲＡＭのメモリセルの情報蓄積用容量素子Ｃを形成する
細溝１００と同一工程で形成された細溝１００で構成す
る。前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子
Ｃは、前記細溝１００内に下層電極層１０２、誘電体膜
１０３．上層電極層１０４の夫々を順次積層した細溝型
スタックド構造（ｓｐｃ）で構成する。この構成により
、前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子Ｃ
の細溝１００で基体の深さ方向に電荷蓄積量を増加する
ことができるので、メモリセルＭ面積を縮小し、混在型
半導体集積回路装置１の集積度を向上することができ。 前記バイポーラトランジスタＴの素子分離領域の細溝１
００で基体の深さ方向に離隔寸法を確保することができ
るので、素子分離領域の面積を縮小し、混在型半導体集
積回路袋Ｗ１の集積度を向上することができ、しかも、
前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子Ｃの
細溝１００と前記バイポーラトランジスタＴの素子分離
領域の細溝１００とを同一製造工程で形成することがで
きるので、混在型半導体集積回路装置１の製造工程数を
低減することができる。 また、前記バイポーラトランジスタＴは、素子分離領域
を細溝１００で形成しているので、ｐｎ接合分離に比べ
て、各動作領域に付加される寄生容量を低減し、高周波
特性を向上することができる。 また、（２８−１３）メモリセル選択用ＭＩＳＦＥＴＱ
ｓと情報蓄積用容量素子Ｃとの直列回路で構成されたメ
モリセルＭをｐ−型ウェル領域３５の主面に配列するＤ
ＲＡＭを備えた混在型半導体集積回路袋［１において、
前記ＤＲＡＭのメモリセルＭが配列されたｐ−型ウェル
領域３５の下部にそれと同一導電型でかっそれに比べて
不純物濃度が高い埋込型のｐ゛型半導体領域３２を設け
、この埋込型のｐ°型半導体領域３２を介在させて前記
Ｐ−型ウエル領域３５にウェル電位（基板電位Ｖ１．）
を供給する。この構成により、前記ｆ型ウェル領域３５
に発生するノイズをｆ型ウェル領域３５に比べて抵抗値
が低い埋込型のｐ°型半導体領域３２を介在させて吸収
することができるので、ＤＲＡＭの情報書込み動作、情
報読出し動作の夫々の誤動作を防止することができ、又
前記ｐ”型ウェル領域３５のメモリセルアレイＭＡ内で
のウェル電位の分布を均一化することができるので、メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧の変動を低減することができ、混在型半導体集
積回路装置１の電気的信頼性を向上することができる。 また、（請求項２９）前記埋込型のｐ゛型半導体領域３
２はｎチャネルＭＩＳＦＥＴＱｎの領域の埋込型のｐ°
型半導体領域３２と同一層で形成する。この構成により
、混在型半導体集積回路装置１の製造工程数を低減する
ことができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば、本発明は、マイクロコンピュータ（１チツプマ
イコン）等、ＤＲＡＭを１つのユニットして使用する混
在型半導体集積回路装置に適用することができる。 また、本発明は、前記ＤＲＡＭに限定されず、ＳＲＡＭ
、ＲＯＭ等他０記憶機能を有する混在型半導体集積回路
装置１に適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）静電気破壊防止回路を有する混在型半導体集積回
路装置において、静電気破壊耐圧を向上することができ
る。 （２）前記（１）の効果を奏すると共に、前記混在型半
導体集積回路装置の製造工程数を低減することができる
。 （３）前記混在型半導体集積回路装置において、電気的
信頼性を向上することができる。 （４）前記混在型半導体集積回路装置において、動作速
度の高速化を図ることができる。 （５）前記混在型半導体集積回路装置において。 集積度を向上することができる。 （６）前記混在型半導体集積回路装置において、バイポ
ーラトランジスタの高耐圧化を図ることができる。 の前記混在型半導体集積回路装置において、低消費電力
化を図ることができる。
を含む基板全面にパッジベージコン膜を形成する。パッ
シベーション膜は、シラン膜、窒化珪素膜、樹脂膜の夫
々を順次積層した複合膜で形成されている。前記パッシ
ベーション膜の下層のシラン膜は例えば１５０〜２５０
［ｎｍ１程度の膜厚で形成する。前記中層の窒化珪素膜
は、例えばプラズマＣＶＤ法で堆積し、１．０〜１．２
［ｐｍ１程度の膜厚で形成する。窒化珪素膜は耐湿性を
向上するために形成される。前記上層の樹脂膜は、例え
ば塗布法により塗布されたポリイミド系樹脂膜で形成さ
れ、８〜１２［μｍ］程度の膜厚で形成。 される、この樹脂膜はＤＲＡＭのα線ソフトエラー耐圧
を向上するために形成される。 次に、前記混在型半導体集積回路装置１の外部端子ＢＰ
の形成領域において、前記パッシベーション膜にボンデ
ィング開口を形成する。このボンディング開口はフォト
リソグラフィ技術及びエツチング技術を使用して形成す
る。 なお、ボンディング開口で規定された領域内において、
外部端子ＢＰとして使用される配線６０の上層の遷移金
属シリサイド膜６０Ｇは、ボンディング工程時のボンデ
ィング位置の検出精度を高めるために除去してもよい、
この遷移金属シリサイド膜６０Ｃの除去は、ボンディン
グ開口時に行われる。 つまり、外部端子ＢＰ部分の遷移金属シリサイド膜６０
Ｃの除去は、その下層のアルミニウム合金膜６０Ｂを露
出させ、このアルミニウム合金膜６０Ｂとパッシベーシ
ョン膜の上層の樹脂膜との位置検出ビームの反射率差を
稼ぐために行われる。 これら一連の工程を施すことにより、本実施例のＤＲＡ
Ｍを搭載する混在型半導体集積回路装置１は完成する。 このように、（１７−９）真性コレクタ領域、埋込型コ
レクタ領域の夫々を基体の深さ方向に順次配置したバイ
ポーラトランジスタと、前記真性コレクタ領域、埋込型
コレクタ領域の夫々と同一層でかつ同一導電型で形成さ
れるウェル領域、埋込型半導体領域の夫々を基板の深さ
方向に順次配置した領域に形成されるＭＩＳＦＥＴとを
有する混在型半導体集積回路装置１の製造方法において
、ｒ型半導体基板３０のバイポーラトランジスタＴｌ。 Ｔ２の夫々の形成領域の主面部にｓｂを導入すると共に
、ｆ型半導体基板３０のｐチャネルＭＩＳＦＥＴＱｐの
形成領域の主面部に前記ｓｂ（又はＡＳでもよい）及び
それと同一導電型でそれに比べて拡散速度が速いＰを導
入する工程と、前記ｐ−型半導体基板３０の主面上に１
型工ピタキシヤル層３３を成長し、前記バイポーラトラ
ンジスタＴ１、Ｔ２の夫々の形成領域に前記ｓｂを拡散
して埋込型のゴ型半導体領域（埋込型コレクタ領域）３
１Ｂを形成すると共に、前記ｐチャネルＭＩＳＦＥＴＱ
Ｐの形成領域に前記ｓｂ及びＰを拡散して埋込型のゴ型
半導体領域３１Ａを形成する工程と、前記１型工ピタキ
シヤル層３３のバイポーラトランジスタＴ１、Ｔ２の夫
々の形成領域の主面部にｎ型ウェル領域３４Ｂ、ｎ−型
ウェル領域（真性コレクタ領域）３４Ｂの夫々を形成す
ると共に、前記イ型エピタキシャル層３３のｐチャネル
ＭＩＳＦＥＴＱＰの形成領域の主面部にｎ−型ウェル領
域３４Ａを形成する工程とを備える。この構成により、
前記Ｐの拡散速度が前記ｓｂのそれに比べて大きく、前
記ｐチャネルＭＩＳＦＥＴＱＰの形成領域の埋込型のゴ
型半導体領域３１Ａの基板の深さ方向の寸法を前記バイ
ポーラトランジスタＴ１、Ｔ２の夫々の埋込型のゴ型半
導体領域３１Ｂの基板の深さ方向の寸法に比べて大きく
することができるので、ｐチャネルＭＩＳＦＥＴＱＰの
形成領域のｐ°型ウェル領域３４Ａの深さを浅くし、バ
イポーラトランジスタＴｌ、Ｔ２の夫々のｎ型ウェル領
域３４Ｂ、ｎ−型ウェル領域３４Ｂ（真性コレクタ領域
）の夫々の深さを深くすることができる。 また、（１−１）層間絶縁膜５４に形成された接続孔（
エミッタ開口）５５を通して、バイポーラトランジスタ
Ｔのｎ型エミッタ領域であるゴ型半導体領域５６の主面
に配線５７を接続する混在型半導体集積回路装置１にお
いて、前記バイポーラトランジスタＴのｎ型エミッタ領
域であるｎ型半導体領域５６を、ｐ型ベース領域（Ｐ型
半導体領域４２）の前記接続孔５５で規定さへた領域内
の主面部にｓｂを導入し活性化することにより構成する
。前記配線５７はアルミニウム合金膜５７Ｂを主体とし
て構成される。 この構成により、前記ｎ型エミッタ領域であるイ型半導
体領域５６の横方向の拡散量がＡｓに比べて大きく、前
記配線５７の形成前に行われる前洗浄で接続孔５５の開
口サイズが増加しても、前記ｐ型ベース領域であるｎ型
半導体領域４２と前記配線５７との短絡を防止すること
ができるので、混在型半導体集積回路装置１の電気的信
頼性を向上することができると共に、前記ｎ型エミッタ
領域であるｎ。 型半導体領域５６の横方向、縦方向の夫々の拡散量がＰ
に比べて小さく、前記ｎ型エミッタ領域、ｐ型ベース領
域、ｎ型コレクタ領域の夫々の接合深さを浅くすること
ができるので、前記ｎ型エミッタ領域、ｎ型コレクタ領
域の夫々の間の電流の走行距離を短くし、混在型半導体
集積回路装置１の動作速度の高速化を図ることができる
。また、前記ｎ型エミッタ領域とｐ型ベース領域との間
、ｐ型ベース領域とｎ型コレクタ領域との間の夫々のｐ
ｎ接合面積を低減し、寄生容量を低減することができる
ので、より混在型半導体集積回路装置１の動作速度の高
速化を図ることができる。また、前記ｎ型エミッタ領域
、ｐ型ベース領域、ｎ型コレクタ領域の夫々の接合深さ
を浅くし、バイポーラトランジスタＴの占有面積を縮小
することができるので、混在型半導体集積回路装置１の
集積度を向上することができる。 また、前記ｎ型エミッタ領域であるゴ型半導体領域５６
を形成するｎ型不純物は、バイポーラトランジスタＴの
コレクタ電位引上げ用ｎ゛型半導体領域４０の主面部に
も導入されるので、このコレクタ電位引上げ用ｎ°型半
導体領域４０と配線５７との接続抵抗値を低減すること
ができる。また、前記ｎ型エミッタ領域であるゴ型半導
体領域５６を形成するｎ型不純物は、ＤＲＡＭのメモリ
セルＭのメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｓの一方のｎ型半導体領域４５に一体化されるｎ°型
半導体領域５６を形成するｎ型不純物を兼用することが
できるので、混在型半導体集積回路装置１の製造工程数
を低減することができる。 また、（２０−１１）Ｐ−型ウェル領域３５の下部しご
それと同一導電型でかつそれに比べて不純物濃度の高い
埋込型のｐ°型半導体領域３２を設け、前記ｐ−型ウエ
ル領域３５の主面部に形成されたｎチャネルＭＩＳＦＥ
ＴＱのソース領域及びドレイン領域であるｎ型半導体領
域４８、ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
のソース領域及びドレイン領域であるｎ型半導体領域４
５の夫々に層間絶縁膜５４に形成された接続孔５５を通
して配線５７が接続された混在型半導体集積回路装置１
において、前記ｐ−型ウエル領域３５のＣＭＯ８領域Ｃ
ＭＯ３の主面部に形成されたｎチャネルＭＩＳＦＥＴＱ
ｎのｎ。 型半導体領域４８に配線５７を接続すると共に、前記ｐ
−型ウエル領域３５のメモリセルアレイＭＡの主面部に
形成されたメモリセル選択用ＭＩＳＦＥＴＱＳのｎ型半
導体領域４５に、前記接続孔５５で規定された領域内に
ｎ型不純物を導入して形成された前記ｎ°型半導体領域
４８に比べて深い接合深さを有するｎ°型半導体領域５
６を介在させて配線５７を接続する。つまり、メモリセ
ルアレイＭＡのメモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓにｎ°型半導体領域５６を設け、周辺回路を
構成するｎチャネルＭＩＳＦＥＴＱｎにはゴ型半導体領
域５６を設けない。この構成により、前記ｎチャネルＭ
ＩＳＦＥＴＱｎのｎ゛型半導体領域４８と前記ｐ−型ウ
エル領域３５の下部の埋込型のｐ゛型半導体領域３２と
を離隔し、このｎチャネルＭＩＳＦＥＴＱｎのゴ型半導
体領域４８に付加される寄生容量を低減することができ
るので、混在型半導体集積回路装置ｌの動作速度の高速
化を図ることができると共に、前記ｎ型半導体領域４５
と接続孔５５（又は配線５７）との製造工程におけるラ
スク合せずれが生じても、前記ｎ。 型半導体領域５６を介在させて前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域４５と配線５７とを確
実に接続することができるので、配線５７とｐ−型ウェ
ル領域３５との短絡を防止し、混在型半導体集積回路装
置１の電気的信頼性を向上することができる。 なお、本実施例Ｉの混在型半導体集積回路装置１は、前
記バイポーラトランジスタＴ１、Ｔ２の夫々のｐ型ベー
ス領域の真性ベース領域であるｐ型半導体領域４２を形
成する工程を削除し、ｐチャネルＭＩＳＦＥＴＱｐのＬ
ＤＤ構造を構成するｐ型半導体領域４６を形成する工程
で前記真性ベース領域を形成することができる。つまり
、前記ｎチャネルＭＩＳＦＥＴＱｐのｐ型半導体領域４
６を形成する工程と同一製造工程でバイポーラトランジ
スタの真性ベース領域を形成する。この場合、不純物濃
度は、真性ベース領域を基準に設定し、約１０１４［ａ
ｔｏｍｓ／ ａｍ”］程度と若干高くする。真性ベース
領域は、前記ＬＤＤ構造を構成するｐ型半導体領域４６
の不純物濃度を基準にした場合、若干不純物濃度が低下
するので、ｎ型エミッタ領域−ｎ型コレクタ領域間にパ
ンチスルーを生じる。一方、ｐチャネルＭＩＳＦＥＴＱ
ｐは、ＬＤＤ構造を構成するｐ型半導体領域４６の機能
がホットキャリア対策であるため、若干不純物濃度が高
くなっても実効的に問題はない。 このように、ＬＤＤ構造を採用するｐチャネルＭＩＳＦ
ＥＴＱＰのｐ型半導体領域４６を形成する工程でバイポ
ーラトランジスタＴの真性ベース領域を形成することに
より、混在型半導体集積回路装置１の製造工程数を低減
することができる。 （実施例■） 本実施例■は、前記実施例Ｉの混在型半導体集積回路装
置１の入力部ＩＮに配置された静電気破壊防止回路Ｉの
他の構造を説明する、本発明の第２実施例である。 本発明の実施例■である混在型半導体集積回路装置１を
第３４図乃至第３６図（要部断面図）に示す。 本実施例■の混在型半導体集積回路袋！１の入力部ＩＮ
の静電気破壊防止回路Ｉは、第３４図に示すように、主
にクランプ用ＭＩＳＦＥＴＱｃ。 保護抵抗素子Ｒ，ダイオード素子り２、Ｄ２で構成され
ている。クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃは
、前記実施例１のクランプ用ＭＩＳＦＥＴＱｃと同４１
１にソース領域及びドレイン領域をゴ型半導体領域４０
で構成する。したがって、クランプ用ＭＩＳＦＥＴＱｃ
は、ゲート電極４４に対してｎ゛型半導体領域４０を自
己整合で形成することができるので、実効チャネル長寸
法をほぼ設定値で確保することができる。保護抵抗素子
Ｒはば型半導体領域４８で構成される。ダイオード素子
Ｄ１は前記ｎ°型半導体領域４８及びｐ−型ウェル領域
３５で構成される。ダイオード素子Ｄ２は前記ｎ°型半
導体領域４０及び埋込型のｐ°型半導体領域３２で構成
される。このダイオード素子Ｄ１、Ｄ２の夫々は入力信
号用外部端子ＢＰから入力段回路Ｃｉｎに向って順次配
置されている。 このように、（５−３）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｉｎとの間に静電気破壊
防止回路Ｉを有する混在型半導体集積回路袋［１におい
て、前記静電気破壊防止回路■を、基体の主面部にｎチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのメ型ウェル領
域３５と同一層で形成された低不純物濃度のｐ−型ウェ
ル領域３５、及びこのｐ−型ウェル領域３５の主面部に
前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレ
イン領域であるｎ°型半導体領域４８と同一層で形成さ
れた高不純物濃度のｎ゛型半導体領域４８で構成された
ダイオード素子Ｄ１と、前記基体中に埋込まれた前記バ
イポーラトランジスタＴの素子分離領域と同一層で形成
された高不純物濃度の埋込型のｐ°型半導体領域３２、
及び前記基体の主面部に前記埋込型のｐ°型半導体領域
３２に底面を接触させて設けられた前記バイポーラトラ
ンジスタＴのコレクタ電位引上げ用ゴ型半導体領域４０
と同一層で形成された高不純物濃度のゴ型半導体領域４
０で形成されたダイオード素子Ｄ２とを、前記入力信号
用外部端子ＢＰから入力段回路Ｃｉｎに向って順次並列
に配列して構成する。この構成により、前記入力信号用
外部端子ＢＰに入力される過大電流を前記ダイオード素
子Ｄ工、ダイオード素子Ｄ２の夫々で段階的に低減し、
しかも前記ダイオード素子Ｄ２のｐｎ接合耐圧を入力段
回路Ｃｉｎのゲート絶縁膜４３の静電気破壊耐圧に比べ
て低くすることができるので、入力段回路Ｃｉｎの静電
気破壊を防止し、混在型半導体集積回路装置１の静電気
破壊耐圧を向上することができる。 また、前記静電気破壊防止回路■のダイオード素子りい
Ｄ２の夫々の形成工程をバイポーラトランジスタＴ、ｎ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの夫々を形成
する工程で兼用することができるので、この静電気破壊
防止回路Ｉを形成する工程に相当する分、混在型半導体
集積回路装置１の裏造工程数を低減することができる６ また、前記静電気破壊防止回路Ｉは、第３５図に示すよ
うに、前記実施例■の静電気破壊防止回路Ｉと大半を実
質的に同様の構造とし、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ｃのソース領域だけをｎチャネルＭＩＳＦＥ
ＴＱｎと同様にｎ型半導体領域４５及びｎ°型半導体領
域４８で構成してもよい。このクランプ用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃは、ソース領域のｎ型半導体領域４
５のチャネル形成領域側への拡散距離を低減することが
できるので、短チヤネル効果を低減することができる。 また、前記静電気破壊防止回路■は、第３６図に示すよ
うに、保護抵抗素子Ｒをｎ°型半導体領域４０で構成し
、クランプ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃのドレイ
ン領域であるｎ°型半導体領域４ｏと一体に構成しても
よい、保護抵抗素子Ｒであるｎ°型半導体領域４０の底
部は埋込型のｐ°型半導体領域３２と接触させる。この
場合、静電気破壊防止回路■はダイオード素子Ｄ２ し
か存在しないが、このダイオード素子Ｄ２は保護抵抗素
子Ｒ及びクランプ用ＭＩＳＦＥＴＱｃのドレイン領域に
相当する広い範囲において過大電流を吸収することがで
きる。 また、前記静電気破壊防止回路Ｉは、図示しないが、保
護抵抗素子Ｒを前記実施例Ｉの保護抵抗素子Ｒと同様に
ｎ゛型半導体領域４８で構成し、このｄ型半導体領域４
８の全域に沿ってｎ−型ウェル領域３４Ｂ（又はｎ型ウ
ェル領域３４Ｂ）を設けてもよい。 つまり、この静電気破壊防止回路Ｉは、ダイオード素子
Ｄ１がなくなり、ダイオード素子り１、Ｄ２の夫々を入
力信号用外部端子ＢＰから入力段回路Ｃｉｎに向って順
次配置する。 このように、（６−４）入力信号用外部端子ＢＰとそれ
に直接々続される入力段回路Ｃｉｎとの間に静電気破壊
防止回路夏を有する混在型半導体集積回路装置１におい
て、前記静電気破壊防止回路Ｉを、基体中に埋込まれた
前記バイポーラトランジスタＴの素子分離領域と同一層
で形成された高不純物濃度の埋込型のＰ°型半導体領域
３２、及び前記基体の主面部に前記埋込型のｐ°型半導
体領域３２に底面を接触させて設けられた前記バイポー
ラトランジスタＴの真性コレクタ領域であるに型ウェル
領域３４Ｂ（又はｎ型ウェル領域３４Ｂ或はｐチャネル
ＭＩＳＦＥＴＱＰのに型ウェル領域３４Ａ）と同一層で
形成された低不純物濃度のπ型ウェル領域３４Ｂで形成
されたダイオード素子り、と、前記埋込型のｐ°型半導
体領域３２、及び前記基体の主面部に前記埋込型のｐ゛
型半導体領域３２に底面を接触させて設けられた前記バ
イポーラトランジスタのコレクタ電位引上げ用ｎ°型半
導体領域４ｏと同一層で形成された高不純物濃度のゴ型
半導体領域４ｏで形成されたダイオード素子Ｄ２ とを
、前記入力信号用外部端子ＢＰから入力段回路Ｃｉｎに
向って順次並列に配列して構成する。この構成により、
前記入力信号用外部端子ＢＰに入力される過大電流を前
記ダイオード素子Ｄ３． Ｄ、の夫々で段階的に低減し
、しかも前記ダイオード素子Ｄ２ のｐｎ接合耐圧を入
力段回路Ｃｉｎのゲート絶縁膜４３の静電気破壊耐圧に
比べて低くすることができるので、入力段回路Ｃｉｎの
静電気破壊を防止し、混在型半導体集積回路装置１の静
電気破壊耐圧を向上することができる。また、前記静電
気破壊防止回路Ｉのダイオード素子りいＤ２の夫々の形
成工程をバイポーラトランジスタＴ、ｐチャネルＭＩＳ
ＦＥＴＱｐの夫々を形成する工程で兼用することができ
るので、この静電気破壊防止回路Ｉを形成する工程に相
当する分、混在型半導体集積回路装置１の製造工程数を
低減することができる。 （実施例■） 本実施例■は、前記実施例Ｉの混在型半導体集積回路装
置１において、バイポーラトランジスタの占有面積を縮
小し、集積度を向上した、本発明の第３実施例である。 本発明の実施例■である混在型半導体集積回路装置ｉｉ
１を第３７図（要部断面図）に示す。 本実施例■の混在型半導体集積回路袋［１は、少なくと
もバイポーラトランジスタＴ１、Ｔ２の夫々のエミッタ
開口として使用される接続孔５５内に遷移金属膜（又は
遷移金属シリサイド膜）５７Ｄが埋込まれている。この
遷移金属膜５７Ｄは配線５７の一部として使用され、こ
の配線５７は、遷移金属膜５７Ｄを介在させてアルミニ
ウム合金膜５７Ｂが各半導体領域４０．４８．４９．５
６の夫々に直接々続されないので、前述の実施例！で説
明した遷移金属シリサイド膜５７Ａは廃止されている。 前記配線５７の下層となる遷移金属膜５７Ｄは例えば選
択ＣＶＤ法で堆積したＷ膜を使用する。遷移金属膜シリ
サイド膜５７Ｄの場合は例えばＷＳｉ２等を使用する。 また、遷移金属膜５７Ｄは、ＣＶＤ法やスパッタ法によ
り接続孔５５内が埋込まれるまで堆積し、この後、接続
孔５５内のみに残存するように全面をエツチングで後退
させて形成してもよい。 前記配線５７のアルミニウム合金ｌｌ５７Ｂは、比抵抗
値が小さい特徴があるが１段差部特にエミッタ開口とし
て使用される接続孔５５部分でのステップカバレッジが
悪く、断面々積が縮小する。バイポーラトランジスタＴ
１、Ｔ２の夫々はエミッタ電流量が０ＭＯ８の動作電流
量に比べて大きく、マイグレーション耐圧を確保するた
めに前記段差部でアルミニウム合金膜５７Ｂの断面々積
を増加するにはエミッタ開口である接続孔５５の開口サ
イズを大きくしなくてはならない、この接続孔５５の開
口サイズの増加は、ｎ型エミッタ領域、ｐ型ベース領域
、ｎ型コレクタ領域の夫々の面積を順次増大し、バイポ
ーラトランジスタＴｌ、Ｔ２の夫々の占有面積を増大す
る。つまり、本実施例■の混在型半導体集積回路装置１
は、前記接続孔５５内に遷移金属膜５７Ｄを埋込み、接
続孔５５部分での配線５７の断面々積を増加している。 前記遷移金属膜５７Ｄは、まず、第３８図（所定の製造
工程における要部断面図）に示すように、層間絶縁膜５
４に接続孔５５を形成し、この接続孔５５内に前記遷移
金属膜５７Ｄを埋込む。 次に、前記遷移金属膜５７Ｄ上、層間絶縁膜５４上を含
む基板全面にアルミニウム合金膜５７Ｂ、遷移金属シリ
サイド膜５７Ｃの夫々を順次積層する。この後、第３９
図（所定の製造工程における要部断面図）に示すように
、遷移金属シリサイド膜５７Ｃ。 アルミニウム合金膜５７Ｂの夫々を順次所定の形状に加
工することにより配線５７を形成する。つまり、前記配
線５７の下層となる遷移金属膜５７Ｄは、バイポーラト
ランジスタＴ１、Ｔ２の夫々のエミッタ開口となる接続
孔５５を含め、その他の素子と配線５７とを接続する接
続孔５５のすべてに埋込まれる。 このように、（３０−１４）バイポーラトランジスタＴ
１、Ｔ２のｎ型エミッタ領域であるゴ型半導体領域５６
に、層間絶縁膜５４に形成されたエミッタ開口である接
続孔５５を通して前記層間絶縁膜５４上を延在するアル
ミニウム合金膜５７Ｂ（配線５７）を接続する混在型半
導体集積回路装置１において、前記層間絶縁膜５４に形
成されたエミッタ開口（接続孔５５）内に遷移金属膜（
又は遷移金属シリサイド膜）５７Ｄを埋込み、この埋込
まれた遷移金属膜５７Ｄを介在させ、前記バイポーラト
ランジスタＴ１、Ｔ２のｎ型エミッタ領域であるｎ゛型
半導体領域５６と前記配線５７のアルミニウム合金膜５
７Ｂとを接続する。この構成により、前記エミッタ開口
である接続孔５５内の実質的にすべての領域を前記遷移
金属膜５７Ｄで満たし、前記接続孔５５の段差部分で配
線５７の断面々積を増加することができるので、エミッ
タ開口である接続孔５５の開口サイズを縮小してこれに
伴ってｎ型エミッタ領域の面積を縮小することができる
。つまり、バイポーラトランジスタＴ１、Ｔ２の占有面
積を縮小することができるので、混在型半導体集積回路
装置１の集積度を向上することができる。 また、前記エミッタ開口である接続孔５５内に埋込まれ
た遷移金属膜５７Ｄは、前記アルミニウム合金膜５７Ｂ
に比べてエレクトロマイグレーション耐圧が高いので、
さら１こ接続孔５５の関口面積を縮小し、混在型半導体
集積回路装置１の集積度をより向上することができる。 また、前記エミッタ開口である接続孔５５内に埋込まれ
た遷移金属膜５７Ｄは、ｎ型エミッタ領域であるｎ゛型
半導体領域５６とアルミニウム合金膜５７Ｂとの合金化
反応を防止するＡとができるので、アロイスパイク現象
を防止することができる。 また、前記遷移金属膜５７Ｄは、接続孔５５内にそれに
対して自己整合で埋込むことができ、接続孔５５と配線
５７のアルミニウム合金膜５７Ｂ（及び遷移金属シリサ
イド膜５７Ｃ）との製造工程におけるマスク合せずれが
生じても、接続孔５５内に目開きが生じないので、接続
孔５５部分のアルミニウム合金膜５７Ｂの配線幅寸法、
配線間寸法の夫々を縮小することができる。つまり、前
記接続孔５５に埋込まれた遷移金属膜５７Ｄとアルミニ
ウム合金膜５７Ｂとの接続部分において、アルミニウム
合金膜５７Ｂに製造工程におけるマスク合せ余裕寸法を
確保する必要がなくなる（所謂ドックボーンの廃止）。 また、前記メモリセルアレイＭＡのメモリセルＭのメモ
リセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域
４５（実際にはゴ型半導体領域５６）と相補性データ線
５７との接続部分においては、前記遷移金属膜５７Ｄは
、相補性データ線５７の接続孔５５部分でのステップカ
バレッジを向上し、相補性データ線５７の断線不良を低
減することができる。特に、メモリセルアレイＭＡは、
メモリセルＭをスタックド構造の情報蓄積用容量素子Ｃ
で構成しており、接続孔５５の段差形状が他の領域に比
べて大きくなっているので、前記接続孔５５内に埋込ま
れる遷移金属膜５７Ｄは有効である。 なお、前記配線５７の接続孔５５内に埋込まれた遷移金
属膜５７Ｄとアルミニウム合金膜５７Ｂとの接続部分は
、Ｓｉの析出や合金化反応が生じる可能性があるので、
実用の際はバリアメタル層例えば遷移金属窒化膜（Ｔｉ
Ｎ膜）を介在させる。 （実施例■） 本実施例゛■は、前記実施例■の混在型半導体集積回路
装置１において、特にＢ１−ＣＭＯＳゲート回路の動作
速度の高速化を図った、本発明の第４実施例である。 本発明の実施例■である混在型半導体集積回路袋Ｗ１を
第４０図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１特にＢ１−Ｃ
ＭＯＳゲート回路を構成するバイポーラトランジスタＴ
１は、第４０図に示すように、埋込型のゴ型半導体領域
３１Ａ及びπ型ウェル領域３４Ａ（真性コレクタ領域）
でｎ型コレクタ領域を構成している。埋込型のｎ°型半
導体領域３４Ａは基板の深さ方向の寸法が大きく構成さ
れ、ｎ−型ウェル領域３４Ａの深さが浅く構成されてい
る。 一方、前記Ｂ ｉ −ＣＭ ＯＳゲート回路を構成する
ＣＭＯ８のｎチャネルＭＩＳＦＥＴＱｎはｐ−型ウェル
領域３５の主面に設けられ、ｐチャネルＭＩＳＦＥＴＱ
ｐはに型ウェル領域３４Ｂの主面に設けられている。前
記ｎチャネルＭＩＳＦＥＴＱｎの領域のｆ型ウェル領域
３５、ｐチャネルＭＩＳＦＥＴＱｐの領域のゴ型ウェル
領域３４Ｂの夫々は、前記バイポーラトランジスタＴ１
の真性コレクタ領域である１型ウエル領域３４Ａに比べ
て深い深さで構成されている。ｎチャネルＭＩＳＦＥＴ
Ｑｎの領域の埋込型のＰ°型半導体領域３２、Ｐチャネ
ルＭＩＳＦＥＴＱｐの領域の埋込型のゴ型半導体領域３
４Ｂの夫々は、前記バイポーラトランジスタＴ１の埋込
型のゴ型半導体領域３１Ａに比べて基板の深さ方向の寸
法が小さく構成されている。 すなわち、前記バイポーラトランジスタＴ１は、ｎ型コ
レクタ領域のうちの真性コレクタ領域であるに型ウェル
領域３４Ａを浅くし、ｎ型エミッタ領域−ｎ型コレクタ
領域間（ｎ型エミッタ領域から埋込型のゴ型半導体領域
３１Ａまでの距離）を短縮することができるので、電流
の走行距離を縮小してベース遮断周波数を向上し、動作
速度の高速化を図ることができる。これに対して、ｎチ
ャネルＭＩＳＦＥＴＱｎは、Ｐ−型ウェル領域３５の深
さを深くシ、ソース領域及びドレイン領域であるゴ型半
導体領域４８と埋込型のｐ°型半導体領域３２とを積極
的に離隔することができるので、前記ゴ型半導体領域４
８に付加される寄生容量を低減し、動作速度の高速化を
図ることができる。同様に、ｐチャネルＭＩＳＦＥＴＱ
Ｐは、１型ウエル領域３４Ｂの深さを深くシ、ソース領
域及びドレイン領域であるｐ゛型半導体領域４９と埋込
型のゴ型半導体領域３１Ｂとを積極的に離隔゛すること
ができるので、前記ｐ°型半導体領域４９に付加される
寄生容量を低減し、動作速度の高速化を図ることができ
る。 なお、同第４０図に示すバイポーラトランジスタＴ２は
高耐圧化を図るように構成されている。 前記Ｂ１−ＣＭＯＳゲート回路のバイポーラトランジス
タＴ１の埋込型のゴ型半導体領域３１Ａ。 ｐチャネルＭＩＳＦＥＴＱＰの領域の埋込型のゴ型半導
体領域３１Ｂの夫々は第４１図（所定の製造工程におけ
る要部断面図）に示すように形成される。つまり、バイ
ポーラトランジスタＴ１の埋込型のゴ型半導体領域３１
Ａはｎ型不純物３１ｎ□、３１ｎ２の夫々を導入するこ
とにより形成され、ｐチャネルＭＩＳＦＥＴＱｐの領域
の埋込型のゴ型半導体領域３１Ｂはｎ型不純物３１ｎ工
を導入することにより形成される。ｎ型不純物３１ｎ１
は拡散速度の遅い例えばｓｂを使用し、ｎ型不純物３１
ｎ２は拡散速度の速い例えばＰを使用する。ｎ型不純物
３１ ｎ ｉはその拡散速度が遅いので深いｎ−型ウェ
ル領域３４Ｂを形成することができる。ｎ型不純物３１
ｎ２はその拡散速度が速いので浅いゴ型ウェル領域３１
Ｂを形成することができる。 このように、（３１−１５）真性コレクタ領域、埋込型
コレクタ領域の夫々を基体の深さ方向に順次配置したバ
イポーラトランジスタＴ１と、前記真性コレクタ領域、
埋込型コレクタ領域の夫々と同一層でかつ同一導電型で
形成されるウェル領域。 埋込型半導体領域の夫々を基体の深さ方向に順次配置し
た領域に形成されるｐチャネルＭＩＳＦＥＴＱｐとを有
する混在型半導体集積回路装置１において、前記バイポ
ーラトランジスタＴ１の真性コレクタ領域である１型ウ
エル領域３４Ａの基体表面からの深さを、前記ｐチャネ
ルＭＩＳＦＥＴＱｐを形成する１型ウエル領域３４Ｂの
基体表面からの深さに比べて浅く構成する。この構成に
より、前記バイポーラトランジスタＴ１は、真性コレク
タ領域であるイ型ウェル領域３４Ａの基体表面からの深
さを浅くシ、電流の走行距離を短くすることができるの
で、ベース遮断周波数を高め、動作速度の高速化を図る
ことができると共に、前記ＰチャネルＭＩＳＦＥＴＱｐ
は、ｎ−型ウェル領域３４Ｂの基体表面からの深さを深
くし、前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域、
ドレイン領域の夫々であるｐ゛型半導体領域４９と前記
埋込型のゴ型半導体領域３１Ｂとを離隔することができ
るので、前記ｐ゛型半導体領域４９に付加される寄生容
量を低減し、ｐチャネルＭＩＳＦＥＴＱｐの動作速度の
高速化を図ることができる。 （実施例■） 本実施例■は、前記実施例！の混在型半導体集積回路装
置１において、バイポーラトランジスタの周波数特性を
向上した、本発明の第５実施例である。 本発明の実施例Ｖである混在型半導体集積回路装置１を
第４２図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１は、第４２図
に示すように、バイポーラトランジスタＴ１の真性コレ
クタ領域として使用される１型ウエル領域３４Ｂのｎ型
エミッタ領域の直下に高不純物濃度の埋込型のゴ型半導
体領域３４Ｃが設けられている。つまり、この埋込型の
ゴ型半導体領域３４Ｃは、ｐ型ベース領域の真性ベース
領域であるｐ型半導体領域４２とｎ型コレクタ領域の埋
込型のゴ型半導体領域３１Ｂとの間において、真性コレ
クタ領域であるｎ−型ウェル領域３４Ｂの不純物濃度を
高めている。 前記ｎ型エミッタ領域の直下に設けられる埋込型のゴ型
半導体領域３４Ｃは第４３図及び第４４図（所定の製造
工程毎に示す要部断面図）に示すように形成されている
。 まず、素子を覆う層間絶縁膜５４に接続孔５５を形成す
る。この接続孔５５は、パイポーラトランジスタＴ１の
ｐ型ベース領域の真性ベース領域であるｎ型半導体領域
４２上において、エミッタ開口として使用される。 次に、バイポーラトランジスタＴ１のｎ型エミッタ領域
の形成領域上、コレクタ電位引上げ用ｎ型半導体領域４
０上の夫々の接続孔５５部分が開口された不純物導入マ
スク９０を形成する。不純物導入マスク９０は、例えば
フォトリソグラフィ技術で形成されたフォトレジスト膜
で形成し、前記層間絶縁膜５４上に形成される。 次に、第４３図に示すように、前記不純物導入マスク９
０の開口及び接続孔５５で規定された領域内において、
少なくともバイポーラトランジスタＴ１の真性コレクタ
領域であるｎ−型ウェル領域３４Ｂの主面部にｎ型不純
物３４０１を導入する。ｎ型不純物３４ｎ、は、π型ウ
ェル領域３４Ｂの不純物濃度に比べて高くかつその領域
に不純物濃度のピークを有するように、例えば１０ ”
［ａｔｏａ＋ｓ／ （１ｍ” ］程度の不純物濃度の
Ｐを使用し、約３００［ＫｅＶ］程度の高エネルギのイ
オン打込法で導入する。このｎ型不純物３４ｎ、はバイ
ポーラトランジスタＴ１のコレクタ電位引上げ用ｎ°型
半導体領域４０の主面部にも導入される。また、ｎ型不
純物３４ｎ３は、バイポーラトランジスタＴ１のｎ型エ
ミッタ領域のサイズを規定する接続孔（エミッタ開口）
５５に規定された領域内において導入されるので、ｎ型
エミッタ領域の直下にそれに対して自己整合で導入され
る。 次に、バイポーラトランジスタＴ１．Ｔ２の夫々のＰ型
半導体領域４２の主面部、コレクタ電位引上げ用ゴ型半
導体領域４０の主面部、メモリセルアレイＭＡのメモリ
セルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
型半導体領域４５の主面部の夫々が開口された不純物導
入マスク９１を形成する。この不純物導入マスク９１は
、例えばフォトリングラフィ技術を使用したフォトレジ
スト膜で形成する。 次に、第４４図に示すように、前記不純物導入マスク９
１の開口及び接続孔５５で規定された領域内において、
少なくともｎ型半導体領域４２、ｎ型半導体領域４５の
夫々の主面部にｎ型不純物５６ｎを導入する。 次に、前記ｎ型不純物３４ｎ、 、ｎ型不純物Ｓｅｎの
夫々に引き伸し拡散を施す、前記ｎ型不純物３４ｎ３
はｎ型エミッタ領域の直下において埋込型のｎ°型半導
体領域３４Ｃを形成する。前記ｎ型不純物５６ｎは、ｎ
型エミッタ領域であるゴ型半導体領域５６、メモリセル
選択用ＭＩＳＦＥＴＱｓのソース領域又はドレイン領域
の一部であるｎ°型半導体領域５６の夫々を形成する。 なお、前記埋込型のｎ°型半導体領域３４Ｃを形成する
ｎ型不純物３４ｎ、は、引き伸し拡散量が多い場合には
ｎ型不純物５６ｎの導入前に導入し、引き伸し拡散を施
した後に前記ｎ型不純物５６ｎを導入する。この工程順
序によれば、ｎ型エミッタ領域であるｎ°型半導体領域
５６の接合深さを浅くすることができるので、バイポー
ラトランジスタＴ１の高周波特性をさらに向上すること
ができる。また、前記ｎ型不純物３４ｎ、は、引き伸し
拡散量が少ない場合にはｎ型不純物５６ｎを導入する後
に導入してもよい。 また、前記埋込型のゴ型半導体領域３４Ｃは、第４５図
（所定の製造工程における要部断面図）に示すように、
不純物導入マスク９３を使用し、π型ウェル領域３４Ｂ
を形成するｎ型不純物３４ｎ１の導入の後（又は前）に
ｎ型不純物３４ｎ３ を導入することにより形成しても
よい。 このように、（３７−１９）ｎ型エミッタ領域、ｐ型ベ
ース領域、ｎ型コレクタ領域の夫々を順次基体の表面か
ら深さ方向に向って配置した縦型構造のバイポーラトラ
ンジスタＴ１を有する混在型半導体集積回路装置１にお
いて、前記ｎ型コレクタ領域の真性コレクタ領域である
ｎ−型ウェル領域３４Ｂの前記ｎ型エミッタ領域の直下
部分に前記π型ウェル領域３４Ｂに比べて高不純物濃度
の埋込型のｎ°型半導体領域３４Ｃを設ける。この構成
により、前記ｎ型コレクタ領域のｎ型エミッタ領域の直
下部分の１型ウエル領域３４Ｂの実質的に電流が流れる
領域の抵抗値を低減し、電流の流れる時間を短縮するこ
とができるので、ベース遮断周波数を高め、バイポーラ
トランジスタＴ１の動作速度の高速化を図ることができ
ると共に、前記ｎ型コレクタ領域のエミッタ領域の直下
部分以外の真性コレクタ領域は低不純物濃度の１型ウエ
ル領域３４Ｂで構成され、真性コレクタ領域とｐ型ベー
ス領域とのｐｎ接合部に形成される寄生容量を低減する
ことができるので、よりベース遮断周波数を低減し、バ
イポーラトランジスタＴｌの動作速度の高速化を図るこ
とができる。 また、（３８−２０）前記ｎ型コレクタ領域のエミッタ
領域の直下部分の埋込型のゴ型半導体領域３４Ｃは、前
記ｎ型エミッタ領域であるゴ型半導体領域５６を規定す
るエミッタ開口（接続孔５５）に規定された領域内にお
いて、ｎ型コレクタ領域の真性コレクタ領域であるｎ−
型ウェル領域３４Ｂにｎ型不純物３４ｎ、を導入するこ
とにより形成する。この構成により、前記ｎ型コレクタ
領域のｎ型エミッタ領域の直下部分の高不純物濃度の埋
込型のゴ型半導体領域３４Ｃを形成する不純物導入マス
クを形成する工程の一部をエミッタ開口（接続孔５５）
を形成する工程で兼用することができるので、このマス
クを形成する工程に相当する分、混在型半導体集積回路
装置１の製造工程数を低減することができる。 （実施例■） 本実施例■は、 ｌ ６ ［Ｍｂｉｔｌ又はそれ以上の
大容量を有するＤＲＡＭを搭載した混在型半導体集積回
路装置１において、消費電力を低減した、本発明の第６
実施例である。 本発明の実施例■である混在型半導体集積回路装置１を
第４６図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１は１６［Ｍｂ
ｉｔｌの大容量のＤＲＡＭを搭載する。このＤＲＡＭの
メモリセルアレイＭＡに延在する相補性データ線（ＤＬ
）５７の配線幅寸法はこの相補性データ線５７とその下
層の上層電極層５３との間の層間絶縁膜５４の膜厚に比
べて小さく構成されている。 一方、周辺回路の領域において、相補性データ線５７と
同一導電層で形成される信号用配線５７や電源用配線５
７の配線幅寸法は前記層間絶縁膜５４の膜厚に比べて大
きく構成されている。 前記相補性データ線５７の充放電々流は次式く１〉で表
わされる。 前記〈１〉式右辺のデータ線容量ｃｂは、相補性データ
線５７−スタックド構造の情報蓄積用容量素子０間容量
、相補性データ線５７−ワード線４４間容量、半導体領
域（４５等）−基板間容量、ミラー容量等である。この
うち、データ線容量ｃｂは、相補性データ線５７−スタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層（プレ
ート電極）５３間容量が約４０〜５０［％］の大半を占
めるー、この相補性データ線５７−上層電極層５３間容
量は次式〈２〉で表わすことができる。 前述の式〈１〉１式〈２〉の夫々から明らかなように、
相補性データ線５７の配線幅寸法Ｗｄを減少させ１層間
絶縁膜５４の膜厚ｔｏｘを増加することにより、相補性
データ線５７−上層電極層５３間容量Ｃｄｐを減少して
データ線容量ｃｂを小さくすることができるので、相補
性データ線５７の充放電々流Ｊｄの低減化を図ることが
できる。 また、混在型半導体集積回路装置１のペレットサイズは
、 １６ ［Ｍｂｉｔｌの大容量を有するＤＲＡＭを
搭載する場合、Ｌ ＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）
構造の採用等、樹脂封止型半導体装Ｉ！２の構造を工夫
することにより、最大約１４０［ｍｍ”］程度で構成す
ることができる。混在型半導体集積回路装置１のうちＤ
ＲＡＭのメモリセルアレイＭＡの占有面積は全体の約５
５［％ゴ程度を占めるので、１［ｂｉｔ］当りのメモリ
セルＭのセルサイズは４．５［μｍ” ］程度に設定さ
れる。ＤＲＡＭは、フォールプツトビットライン方式を
採用する場合、１［ｂｏｗ ｉｔ］のメモリセルＭに１本のワード線４４と１組の相
補性データ線（２本のデータ線）５７が延在する。 このレイアウト構成上、ワード線垂直方向１に対して相
補性データ線垂直方向２であることが微細加工上でのバ
ランスがよい、したがって、前記メモリセルＭのセルサ
イズは１．５Ｘ３．Ｏｒμｍ８］の長方形状に形成する
ことが望ましい、つまり。 第４７図（配線の平面図）及び第４８図（第４７図のｍ
−ｍ切断線で切った模写断面図）に示すように、相補性
データ線５７の配線ピッチは３．０［μｍ］となり、相
補性データ線５７のうちの１本のデータ線の配線ピッチ
は １．５［μｍ］で構成される。１６［Ｍｂｉｔｌの
大容量を有するＤＲＡＭにおいては、最小加工寸法（最
小配線間隔）が０．６［μｍ］、製造工程における２層
間合せ余裕が０．３［μｍ］の夫々である ０．６［μ
ｍ］製造プロセスを採用するので、相補性データ線５７
の配線幅寸法Ｗｄは約０゜６［μｍ］に設定される。こ
れに対して、前記相補性データ線５７と上層電極！５３
との間の層間絶縁膜５４は、前述のように、相補性デー
タ線５７−上層電極層５３間容量Ｃｄρを減少するため
に、前述の実施例Ｉの混在型半導体集積回路装置１に搭
載された４［ＭｂｉｔｌのＤＲＡＭと同程度、約７００
［ｎｍ１程度の膜厚で形成される。すなわち、１６ ［
Ｍｂｉｔｌの大容量を有するＤＲＡＭにおいては、相補
性データ線５７の配線幅寸法（０，８［μｍ］）は、充
放電々流Ｊｄを低減して消費電力を低減するために、層
間絶縁膜５４の膜厚（０，７［μｍ］）に比べて小さく
構成される。 一方、前記第４７図及び第４８図に示すように、１６
［Ｍｂｉｔｌの大容量を有するＤＲＡＭにおいては、周
辺回路の信号用配線５７（Ｓ ）、電源用配線５７（Ｖ
ｓｓ又はＶｃｃ）の夫々の配線幅寸法は層間絶縁膜５４
の膜厚に比べて大きく構成される。前記信号用配線５７
（Ｓ）は、例えばクロック系信号であり、微細加工より
も動作速度を速くするために配線幅寸法を大きく構成し
ている。信号用配線５７（Ｓ）は例えば１．０［μｍ］
程度の配線幅寸法で構成される。 電源用配線５７（Ｖ ｓｓ又はＶｃｃ）は、微細加工よ
りも、ノイズ低減やマイグレーシ五ン耐圧の向上を図る
ために配線幅寸法を大きく構成している。この電源用配
線５７（Ｖｓｓ又はＶｃｃ）は、入力用又は出力用外部
端子ＢＰと分岐するまでの間の配線幅寸法がワーストケ
ースとなり、例えば１００［μｍ］程度の配線幅寸法で
構成される。 また、前述の混在型半導体集積回路装置１に２５６ ［
Ｍｂｉｔｌのさらに大容量のＤＲＡＭを搭載する場合に
おいては、周辺回路の信号用配線５７（Ｓ ）の配線幅
寸法が層間絶縁膜５４の膜厚に比べて小さく構成される
場合があるが、前記電源用配線５７の外部端子ＢＰから
分岐されるまでの配線幅寸法は層間絶縁膜５４の膜厚に
比べて大きく構成される。 このように、（３４−１６）メモリセル選択用ＭＩＳＦ
ＥＴＱｓとスタックド構造の情報蓄積用容量素子Ｃとの
直列回路でメモリセルＭを構成し、前記スタックド構造
の情報蓄積用容量素子Ｃの上層電極層５３上に層間絶縁
膜５４を介在させて延在する相補性データ線５７を前記
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｃの一
方のｎ型半導体領域４５に接続するＤＲＡＭを備えた混
在型半導体集積回路装置１において、前記相補性データ
線５７の配線幅寸法を、前記相補性データ線５７とその
下層のスタックド構造の情報蓄積用容量素子Ｃの上層電
極層５３との間の層間絶縁膜５４の膜厚よりも小さく構
成する。この構成により、前記相補性データ線５７に付
加される寄生容量Ｃｄを低減し、前記相補性データ線５
７の充放電々流量Ｊｄを低減することができるので、Ｄ
ＲＡＭの消費電力を低減し、結果的に混在型半導体集積
回路装置１の消費電力を低減することができる。また、
消費電力を低減することができるので、前記混在型半導
体集積回路袋＠１の集積度を向上することができる。 また、（３５−１７）前記ＤＲＡＭの周辺回路に延在す
る、前記相補性データ線５７と同一導電層で形成された
信号用配線５７（Ｓ）の配線幅寸法を、その下層の層間
絶縁膜５４の膜厚よりも大きく構成する。この構成によ
り、前記周辺回路に延在する信号用配線５７（Ｓ）は、
断面々積を増加して抵抗値を低減することができるので
、信号伝達速度を速め、混在型半導体集積回路袋！！！
１の動作速度の高速化を図ることができる。 また、（３６−１８）前記ＤＲＡＭの前記相補性データ
線５７と同一導電層で形成された電源用配線５７の外部
端子ＢＰから分岐されるまでの配線幅寸法を、その下層
の層間絶縁膜５４の膜厚よりも大きく構成する。この構
成により、前記電源用配線５７は、断面々積を増加して
抵抗値を低減することができるので、ノイズを低減し、
誤動作を防止して。 混在型半導体集積回路装置１の電気的信頼性を向上する
ことができ、又充分な配線幅寸法を確保することができ
るので、マイグレーション耐圧を確保して断線不良を防
止し、混在型半導体集積回路装置１の電気的信頼性を向
上することができる。 （実施例■） 本実施例■は、混在型半導体集積回路装置において、Ｄ
ＲＡＭの集積度を向上すると共に、バイポーラトランジ
スタの特に素子分離領域の面積を縮小して集積度を向上
した１本発明の第７実施例である０本実施例■は、特に
１６ ［Ｍｂｉｔ］又はそれ以上の大容量のＤＲＡＭを
搭載する混在型半導体集積回路装置に好適である。 本発明の実施例■である混在型半導体集積回路装置１を
第４９図（要部断面図）に示す。 本実施例■の混在型半導体集積回路装置１に搭載される
ＤＲＡＭのメモリセルＭは、第４９図及び第５０図（メ
モリセルアレイの要部平面図）に示すように、メモリセ
ル選択用ＭＩＳＦＥＴＱｓと細溝型スタックド構造の情
報蓄積用容量素子Ｃとの直列回路で構成されている。 前記メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
は、主に、ｐ−型ウェル領域３５（チャネル形成領域）
、ゲート絶縁膜４３、ゲート電極４４、ゴ型半導体領域
１０７Ａ、ｎ型半導体領域４５及びｎ°型半導体領域１
０４Ａの夫々で構成されている。メモリセルＭの細溝型
スタックド構造の情報蓄積用容量素子Ｃは、主に、細溝
１００、分離用絶縁膜１０１、下層電極層１０２、誘電
体膜１０３、上層電極層１０５の夫々で構成されている
。 前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｄ型半
導体領域１０７Ａには、サイドウオールスペーサ４７で
規定された領域内において、ゲート電極４４に対して自
己整合でゴ型半導体領域１０７Ａの主面に接続された中
間導電膜１０７を介在させて相補性データ線（Ｄ−Ｌ）
５７が接続されている。前記中間導電膜１０７は例えば
ＣＶＤ法で堆積した多結晶珪素膜で形成され、この多結
晶珪素膜には抵抗値を低減するｎ型不純物例えばＰが導
入されている。 前記ゴ型半導体領域１０７Ａは前記中間導電膜１０７で
ある多結晶珪素膜に導入されたｎ型不純物をｐ−型ウェ
ル領域３５の主面部に拡散することにより形成されてい
る。 メモリセル選択用ＭＩＳＦＥＴＱＳの他方のｎ型半導体
領域４５及びゴ型半導体領域１０４Ａは、前記分離用絶
縁膜１０１に形成された開口１０１Ａを通して前記細溝
型スタックド構造の情報蓄積用容量素子Ｃの上層電極層
１０４に接続されている。後述するが、上層電極層１０
４は多結晶珪素膜で形成され、この多結晶珪素膜に導入
されたｎ型不純物を開口１０１Ａで規定された領域内に
おいてｐ゛型ウェル領域３５の主面部に拡散することに
より前記ゴ型半導体領域１０４Ａは形成される。 前記細溝型スタックド構造の情報蓄積用容量素子Ｃの細
溝１００は、ｐ−型ウェル領域３５、埋込型のｐ゛型半
導体領域３２の夫々を突き抜け、ｐ−型半導体基板３０
に底部が達する深さで形成されている。この細溝１００
は、例えばＲＩＥ等の異方性エツチングで形成され、開
口サイズに比べて深さが深く構成されている。 前記分離用絶縁膜１０１は、細溝１００の内壁に沿って
設けられ、ｐ−型半導体基板３０． ｐ−型ウェル領域
３５、埋込型のｐ°型半導体領域３２の夫々と細溝型ス
タックド構造の情報蓄積用容量素子Ｃとを電気的に分離
するように構成されている。 前記下層電極層１０２は、分離用絶縁膜１０１を介在さ
せ、前記細溝１００の内壁に沿って設けられている。下
層電極層１０２は例えばＣＶＤ法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入されている。下層電極層１０２は、細溝１００
の底部の分離用絶縁膜１０１を除去して形成された開口
（符号は付けない）を通して埋込型のｎ°型半導体領域
１０２Ａに接続されている。この埋込型のｎ°型半導体
領域１０２Ａは、前記下層電極層１０２に導入されたｎ
型不純物をｐ−型半導体基板３０の内部に拡散させるこ
とにより形成されている。１６ ［Ｍｂｉｔｌの大容量
のＤＲＡＭはメモリセルＭ間の配置ピッチが小さく構成
されるので、前記埋込型のｎ°型半導体領域１０２Ａは
、メモリセルＭと相補性データ線５７との接続部分を除
き、ワード線（ＷＬ）４４の延在方向及び相補性データ
線５７の延在方向において、隣接する他のメモリセルＭ
の埋込型のｎ°型半導体領域１０２Ａと接続される（一
体に構成される）。埋込型のｄ型半導体領域１０２Ａは
、プレート給電部ＶＰから電源電圧１／２Ｖｃｃが供給
される。１６ ［Ｍｂｉｔｌの大容量のＤＲＡＭになる
と、内部回路で使用される電源電圧Ｖｃｃが約３ 、３
［Ｖ］になるので、前記電源電圧１／２Ｖｃｃは約１
．６５［Ｖ］である。 前記プレート給電部Ｖｐは、第４９図に示すように５細
溝１００で周囲を規定された領域内において、基体表面
から深さ方向に向って、ゴ型半導体領域り８．ｎ−型ウ
エル領域３４Ａ、埋込型のｎ゛型半導体領域３１Ａの夫
々を順次配置することにより構成されている。プレート
給電部ＶＰは例えばメモリセルアレイＭＡの周辺領域に
配置される。このプレート給電部ｖｐのｎ°型半導体領
域４８には電源電圧１／２Ｖｃｃが印加された配線５７
が接続され、埋込型のｎ°型半導体領域３１Ａには埋込
型のｄ型半導体領域１０２Ａが接続される。 前記誘電体膜１０３は前記下層電極層１０２の表面に設
けられている。誘電体膜１０３は例えば窒化珪素膜の単
層、酸化珪素膜の単層又はそれらの複合膜で形成されて
いる。 前記上層電極層１０５は前記誘電体膜１０３の表面上に
細溝１００内を埋込むように設けられている。 この上層電極層１０５は前述したように例えばＣＶＤ法
で堆積した多結晶珪素膜で形成され、この多結晶珪素膜
にはｎ型不純物例えばＰが導入されている。前記実施例
■の混在型半導体集積回路装置１に搭載されたスタック
ド構造の情報蓄積用容量素子Ｃと異なり、細溝型スタッ
クド構造の情報蓄積用容量素子Ｃは、下層電極層１０２
をプレート電極として形成し、上層電極Ｎ１０５をフロ
ーティング電極として形成している。 このように構成される細溝型スタックド構造の情報蓄積
用容量素子Ｃは、所謂ｓｐｃ構造の情報蓄積用容量素子
Ｃと呼ばれ、基体の深さ方向に電荷蓄積量を増加するこ
とができるので、メモリセル面積を縮小し、混在型半導
体集積回路装置１の集積度を向上することができる。 また、前記ＤＲＡＭのメモリセルアレイＭＡにおいては
、同第４９図に示すように、ｐ−型ウェル領域３５の下
部にｎチャネルＭＩＳＦＥＴＱｎの領域と同一層（同一
製造工程）で形成された埋込型のｐ゛型半導体領域３２
が設けられている。この埋込型のｐ°型半導体領域３２
は、混在型半導体集積回路装置１に特有な構造であり、
製造工程を増加しないでメモリセルアレイＭＡの領域に
設けることができる。このメモリセルアレイＭＡの領域
に設けられた埋込型のｐ°型半導体領域３２は、ウェル
給電部Ｖｗに接続され（一体に構成され）、基板電位ｖ
、。 が印加される。ウェル給電部Ｖｗは例えばメモリセルア
レイＭＡの周辺部に配置されている。ウェル給電部Ｖｗ
は、細溝１００で周囲を規定された領域内において、基
体表面から深さ方向に向って、ｐ°型半導体領域４９、
Ｐ−型ウェル領域３５、埋込型のｐ°型半導体領域３２
の夫々を順次配置することにより構成されている。この
ウェル給電部ＶｗのＰ°型半導体領域４９には基板電位
ｖ６．が印加された配線５７が接続されている。 一方、同第４９図に示すバイポーラトランジスタ領域Ｂ
ｉ（又はＣＭＯ８領域ＣＭＯＳ）におイテは、細溝１０
０内部に分離用絶縁膜１０１、下層電極層１０２、誘電
体膜１０３、上層電極層１０５の夫々を順次埋込むこと
により素子分離領域を構成している。この素子分離領域
の細溝１００、その内部に埋込まれる層１０１．１０２
．１０３．１０５の夫々は、メモリセルアレイＭＡに形
成されるものと同一層（同一製造工程）で形成される。 素子分離領域の細溝１００は、素子間の短絡を防止する
ために、ｎ型コレクタ領域である埋込型のゴ型半導体領
域３１Ｂに比べて底部を深く形成している。また、素子
分離領域の細溝１００は、素子間の短絡を防止するため
に。 底部の分離用絶縁膜１０１は除去されず、結果的に埋込
型のゴ型半導体領域１０２Ａは設けられていない。 なお、前記細溝１００内部に埋込まれた下層電極層１０
２の上部にはその上層の導電層と電気的に分離するため
に絶縁膜１０６が設けられている。 次に、前述の混在型半導体集積回路装置１の製造方法に
ついて、第５１図乃至第５６図（各製造工程毎に示す要
部断面図）を用いて、簡単に説明する。 まず、各領域にゴ型ウェル領域３４Ａ、３４Ｂ、ｎ型ウ
ェル領域３４Ｂ、ｐ−型ウェル領域３５の夫々、及び素
子間分離用絶縁膜３６、ｐ型チャネルストッパ領域３７
の夫々を形成する。この後、第５１図に示すように、ｎ
型ウェル領域３４Ａ、３４Ｂ、ｎ型ウェル領域３４Ｂ、
ｐ−型ウェル領域３５の夫々の活性領域の主面を露出す
る。 次に、前記活性領域上を含む基板全面に、絶縁膜１０８
を形成し、この後、第５２図に示すように、絶縁膜１０
８上に細溝１００の形成領域が開口されたエツチングマ
スク１１０を形成する。エツチングマスク１１０は例え
ばフォトリソグラフィ技術を使用したフォトレジスト膜
で形成する。 次に、前記エツチングマスク１１０を使用し、第５３図
に示すように、絶縁膜１０８．基体の夫々を順次エツチ
ングすることにより、細溝１００を形成する。エツチン
グは前述のようにＲＩＥ等の異方性エツチングを使用す
る。 次に、前記細溝１００の内壁を含む基板全面に分離用絶
縁膜１０１を形成する０分離用絶縁膜１０１は例えばＣ
ＶＤ法で堆積した酸化珪素膜を使用する。 次に、第５４図に示すように、前記分離用絶縁膜１０１
上にメモリセルアレイＭＡの領域が開口されたエツチン
グマスク１１１を形成する。エツチングマスク１１１は
例えばフォトリソグラフィ技術を使用したフォトレジス
ト膜で形成する。 次に、前記エツチングマスク１１１を使用し、基板全面
にエツチングを施すことにより、平坦部特に細溝１００
の底部の平坦部の分離用絶縁膜１０１を除去する。この
エツチングは異方性エツチングで行う、細溝１００の底
部には、分離用絶縁膜１０１が除去されたメモリセルア
レイＭＡの領域のみｐ−型半導体基板３０の表面が露出
する。 次に、第５６図に示すように、基板全面に下層電極層１
０２を形成する。下層電極層１０２は前述のように多結
晶珪素膜で形成され、この多結晶珪素膜にはｎ型不純物
が導入される。このｎ型不純物は、メモリセルアレイＭ
Ａの領域の細溝１００の底部、において、ｐ−型半導体
基板３０の内部に拡散し、埋込型のゴ型半導体領域１０
２Ａを形成する。 次に、誘電体膜１０３、上層電極層１０５の夫々を順次
積層し、下層電極層１０２、誘電体ｌ１１１０３、上層
電極層１０５の夫々を所定の形状に加工することにより
、細溝型スタックド構造の情報蓄積用容量素子Ｃ１素子
分離領域の夫々を形成することができる。 この後、通常の製造工程を施すことにより、前記第４９
図及び第５０図に示す混在型半導体集積回路装置！１は
完成する。 このように、（２３−１２）メモリセル選択用ＭＩＳＦ
ＥＴＱｓと情報蓄積用容量素子Ｃとの直列回路でメモリ
セルＭを構成するＤＲＡＭ、バイポーラトランジスタＴ
の夫々を同一基体に構成する混在型半導体集積回路装置
１において、前記ＤＲＡＭのメモリセルＭの情報蓄積用
容量素子Ｃを、前記基体の主面からその深さ方向に向っ
て形成された細溝１００内に構成し、前記バイポーラト
ランジスタＴの周囲を規定する素子分離領域を、前記Ｄ
ＲＡＭのメモリセルの情報蓄積用容量素子Ｃを形成する
細溝１００と同一工程で形成された細溝１００で構成す
る。前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子
Ｃは、前記細溝１００内に下層電極層１０２、誘電体膜
１０３．上層電極層１０４の夫々を順次積層した細溝型
スタックド構造（ｓｐｃ）で構成する。この構成により
、前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子Ｃ
の細溝１００で基体の深さ方向に電荷蓄積量を増加する
ことができるので、メモリセルＭ面積を縮小し、混在型
半導体集積回路装置１の集積度を向上することができ。 前記バイポーラトランジスタＴの素子分離領域の細溝１
００で基体の深さ方向に離隔寸法を確保することができ
るので、素子分離領域の面積を縮小し、混在型半導体集
積回路袋Ｗ１の集積度を向上することができ、しかも、
前記ＤＲＡＭのメモリセルＭの情報蓄積用容量素子Ｃの
細溝１００と前記バイポーラトランジスタＴの素子分離
領域の細溝１００とを同一製造工程で形成することがで
きるので、混在型半導体集積回路装置１の製造工程数を
低減することができる。 また、前記バイポーラトランジスタＴは、素子分離領域
を細溝１００で形成しているので、ｐｎ接合分離に比べ
て、各動作領域に付加される寄生容量を低減し、高周波
特性を向上することができる。 また、（２８−１３）メモリセル選択用ＭＩＳＦＥＴＱ
ｓと情報蓄積用容量素子Ｃとの直列回路で構成されたメ
モリセルＭをｐ−型ウェル領域３５の主面に配列するＤ
ＲＡＭを備えた混在型半導体集積回路袋［１において、
前記ＤＲＡＭのメモリセルＭが配列されたｐ−型ウェル
領域３５の下部にそれと同一導電型でかっそれに比べて
不純物濃度が高い埋込型のｐ゛型半導体領域３２を設け
、この埋込型のｐ°型半導体領域３２を介在させて前記
Ｐ−型ウエル領域３５にウェル電位（基板電位Ｖ１．）
を供給する。この構成により、前記ｆ型ウェル領域３５
に発生するノイズをｆ型ウェル領域３５に比べて抵抗値
が低い埋込型のｐ°型半導体領域３２を介在させて吸収
することができるので、ＤＲＡＭの情報書込み動作、情
報読出し動作の夫々の誤動作を防止することができ、又
前記ｐ”型ウェル領域３５のメモリセルアレイＭＡ内で
のウェル電位の分布を均一化することができるので、メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧の変動を低減することができ、混在型半導体集
積回路装置１の電気的信頼性を向上することができる。 また、（請求項２９）前記埋込型のｐ゛型半導体領域３
２はｎチャネルＭＩＳＦＥＴＱｎの領域の埋込型のｐ°
型半導体領域３２と同一層で形成する。この構成により
、混在型半導体集積回路装置１の製造工程数を低減する
ことができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば、本発明は、マイクロコンピュータ（１チツプマ
イコン）等、ＤＲＡＭを１つのユニットして使用する混
在型半導体集積回路装置に適用することができる。 また、本発明は、前記ＤＲＡＭに限定されず、ＳＲＡＭ
、ＲＯＭ等他０記憶機能を有する混在型半導体集積回路
装置１に適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 （１）静電気破壊防止回路を有する混在型半導体集積回
路装置において、静電気破壊耐圧を向上することができ
る。 （２）前記（１）の効果を奏すると共に、前記混在型半
導体集積回路装置の製造工程数を低減することができる
。 （３）前記混在型半導体集積回路装置において、電気的
信頼性を向上することができる。 （４）前記混在型半導体集積回路装置において、動作速
度の高速化を図ることができる。 （５）前記混在型半導体集積回路装置において。 集積度を向上することができる。 （６）前記混在型半導体集積回路装置において、バイポ
ーラトランジスタの高耐圧化を図ることができる。 の前記混在型半導体集積回路装置において、低消費電力
化を図ることができる。
第１図は、本発明の実施例１である混在型半導体集積回
路装置の要部断面図、 第２図は、前記混在型半導体集積回路装置を封止する樹
脂封止型半導体装置の部分断面平面図、第３図は、前記
混在型半導体集積回路装置のチツブレイアウト図、 第４図は、前記第３図の要部拡大レイアウト図。 第５図乃至第９図は、前記混在型半導体集積回路装置の
要部等価回路図、 第１０図は、前記混在型半導体集積回路装置に搭載され
たＤＲＡＭの要部平面図、 第１１図及び第１２図は、前記ＤＲＡＭの所定の製造工
程における要部平面図。 第１３図は、前記混在型半導体集積回路装置の入力部の
要部平面図、 第１４図は、前記第１３図のＸＩＶ−ＸＩＶ切断線で切
った断面図、 第１５図乃至第３１図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図。 第３２図は、前記混在型半導体集積回路装置の素子分離
領域の不純物濃度分布図、 第３３図は、前記混在型半導体集積回路装置の要部等価
回路図、 第３４図乃至第３６図は、本発明の実施例■である混在
型半導体集積回路装置の要部断面図、第３７図は、本発
明の実施例■である混在型半導体集積回路装置の要部断
面図、 第３８図及び第３９図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図。 第４０図は、本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第４１図は、前記混在型半導体集積回路装置の所定の製
造工程における要部断面図、 第４２図は、本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第４３図乃至第４５図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図、第４６図は、本発明
の実施例■である混在型半導体集積回路装置の要部断面
図、 第４７図は、前記混在型半導体集積回路装置で使用され
る配線の平面図、 第４８図は、前記第４７図の■−■切断線で切った模写
断面図、 第４９図は１本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第５０図は、前記混在型半導体集積回路装置に搭載され
たＤＲＡＭの要部平面図、 第５１図乃至第５６図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図である。 図中、１・・・混在型半導体集積回路装置、Ｍ・・・メ
モリセル、Ｑｓ・・・メモリセル選択用ＭＩＳＦＥＴ、
Ｃ・・・スタックド構造の情報蓄積用容量素子、Ｔ・・
・バイポーラトランジスタ、Ｑ・・・ＭＩＳＦＥＴ、Ｒ
・・・保護抵抗素子である。
路装置の要部断面図、 第２図は、前記混在型半導体集積回路装置を封止する樹
脂封止型半導体装置の部分断面平面図、第３図は、前記
混在型半導体集積回路装置のチツブレイアウト図、 第４図は、前記第３図の要部拡大レイアウト図。 第５図乃至第９図は、前記混在型半導体集積回路装置の
要部等価回路図、 第１０図は、前記混在型半導体集積回路装置に搭載され
たＤＲＡＭの要部平面図、 第１１図及び第１２図は、前記ＤＲＡＭの所定の製造工
程における要部平面図。 第１３図は、前記混在型半導体集積回路装置の入力部の
要部平面図、 第１４図は、前記第１３図のＸＩＶ−ＸＩＶ切断線で切
った断面図、 第１５図乃至第３１図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図。 第３２図は、前記混在型半導体集積回路装置の素子分離
領域の不純物濃度分布図、 第３３図は、前記混在型半導体集積回路装置の要部等価
回路図、 第３４図乃至第３６図は、本発明の実施例■である混在
型半導体集積回路装置の要部断面図、第３７図は、本発
明の実施例■である混在型半導体集積回路装置の要部断
面図、 第３８図及び第３９図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図。 第４０図は、本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第４１図は、前記混在型半導体集積回路装置の所定の製
造工程における要部断面図、 第４２図は、本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第４３図乃至第４５図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図、第４６図は、本発明
の実施例■である混在型半導体集積回路装置の要部断面
図、 第４７図は、前記混在型半導体集積回路装置で使用され
る配線の平面図、 第４８図は、前記第４７図の■−■切断線で切った模写
断面図、 第４９図は１本発明の実施例■である混在型半導体集積
回路装置の要部断面図、 第５０図は、前記混在型半導体集積回路装置に搭載され
たＤＲＡＭの要部平面図、 第５１図乃至第５６図は、前記混在型半導体集積回路装
置を製造工程毎に示す要部断面図である。 図中、１・・・混在型半導体集積回路装置、Ｍ・・・メ
モリセル、Ｑｓ・・・メモリセル選択用ＭＩＳＦＥＴ、
Ｃ・・・スタックド構造の情報蓄積用容量素子、Ｔ・・
・バイポーラトランジスタ、Ｑ・・・ＭＩＳＦＥＴ、Ｒ
・・・保護抵抗素子である。
Claims (1)
- 【特許請求の範囲】 １、層間絶縁膜に形成されたエミッタ開口を通して、バ
イポーラトランジスタのエミッタ領域の主面に配線を接
続する半導体集積回路装置において、前記バイポーラト
ランジスタのエミッタ領域が、ベース領域の前記エミッ
タ開口で規定された領域内の主面部にアンチモンを導入
し活性化することにより構成されていることを特徴とす
る半導体集積回路装置。 ２、前記エミッタ領域に接続される配線は、アルミニウ
ム膜、アルミニウム合金膜、又はそれらいずれかを主体
とする複合膜で構成されていることを特徴とする請求項
１に記載の半導体集積回路装置。 ３、バイポーラトランジスタ及びＭＩＳＦＥＴを同一半
導体基板に形成する半導体集積回路装置において、前記
バイポーラトランジスタのエミッタ領域、前記ＭＩＳＦ
ＥＴのソース領域及びドレイン領域の夫々を同一工程で
イオン打込法で不純物を導入し活性化することにより構
成し、このエミッタ領域、ソース領域及びドレイン領域
の夫々に、同一工程で形成されたバリアメタル層を介在
させてアルミニウム配線又はアルミニウム合金配線を接
続したことを特徴とする半導体集積回路装置。 ４、前記バリアメタル層は、遷移金属窒化膜又は遷移金
属シリサイド膜で形成されていることを特徴とする請求
項３に記載の半導体集積回路装置。 ５、外部端子とそれに直接々続される入力段回路との間
に静電気破壊防止回路を有する、相補型ＭＩＳＦＥＴ及
びバイポーラトランジスタを有する半導体集積回路装置
において、前記静電気破壊防止回路が、半導体基板の主
面部に前記相補型ＭＩＳＦＥＴのウェル領域と同一層で
形成された低不純物濃度の第１導電型の第１半導体領域
、及びこの第１半導体領域の主面部に前記相補型ＭＩＳ
ＦＥＴのソース領域及びドレイン領域と同一層で形成さ
れた高不純物濃度の第２導電型の第２半導体領域で構成
された第１ダイオード素子と、前記半導体基板中に埋込
まれた前記バイポーラトランジスタの分離領域と同一層
で形成された埋込型の高不純物濃度の第１導電型の第３
半導体領域、及び前記半導体基板の主面部に前記第３半
導体領域に底面を接触させて設けられた前記バイポーラ
トランジスタの埋込型コレクタ領域の電位引上用半導体
領域と同一層で形成された高不純物濃度の第２導電型の
第４半導体領域で形成された第２ダイオード素子とを、
前記外部端子から入力段回路に向って順次並列に配列し
て構成されたことを特徴とする半導体集積回路装置。 ６、外部端子とそれに直接々続される入力段回路との間
に静電気破壊防止回路を有する、相補型ＭＩＳＦＥＴ及
びバイポーラトランジスタを有する半導体集積回路装置
において、前記静電気破壊防止回路が、半導体基板中に
埋込まれた前記バイポーラトランジスタの分離領域と同
一層で形成された埋込型の高不純物濃度の第１導電型の
第３半導体領域、及び前記半導体基板の主面部に前記第
３半導体領域に底面を接触させて設けられた前記相補型
ＭＩＳＦＥＴのウェル領域と同一層で形成された低不純
物濃度の第２導電型の第５半導体領域で形成された第３
ダイオード素子と、前記第３半導体領域、及び前記半導
体基板の主面部に前記第３半導体領域に底面を接触させ
て設けられた前記バイポーラトランジスタの埋込型コレ
クタ領域の電位引上用半導体領域と同一層で形成された
高不純物濃度の第２導電型の第４半導体領域で形成され
た第２ダイオード素子とを、前記外部端子から入力段回
路に向って順次並列に配列して構成されたことを特徴と
する半導体集積回路装置。 ７、前記静電気破壊防止回路は、前記第３、第１、第２
ダイオード素子の夫々を外部端子から入力段回路に向っ
て順次並列に配置して構成されたことを特徴とする請求
項５又は請求項６に記載の半導体集積回路装置。 ８、前記２ダイオード素子は静電気破壊防止回路のクラ
ンプ用ＭＩＳＦＥＴのドレイン領域の一部を構成するこ
とを特徴とする請求項５乃至請求項７に記載の夫々の半
導体集積回路装置。 ９、前記静電気破壊防止回路のクランプ用ＭＩＳＦＥＴ
のソース領域は、前記第２ダイオード素子の第２導電型
の第４半導体領域又は前記第１ダイオード素子の第２導
電型の第２半導体領域と同一層で形成されることを特徴
とする請求項８に記載の半導体集積回路装置。 １０、前記静電気破壊防止回路のクランプ用ＭＩＳＦＥ
Ｔのドレイン領域とゲート電極との間にはゲート絶縁膜
に比べて厚い膜厚の絶縁膜を設けたことを特徴とする請
求項８又は請求項９に記載の半導体集積回路装置。 １１、前記静電気破壊防止回路のクランプ用ＭＩＳＦＥ
Ｔのドレイン領域、ソース領域の夫々はゲート電極に対
して自己整合で形成されていることを特徴とする請求項
８乃至請求項１０に記載の夫々の半導体集積回路装置。 １２、前記外部端子と出力段回路との間に設けられる静
電気破壊防止回路は、少なくとも前記第２ダイオード素
子で構成されたことを特徴とする請求項５乃至請求項１
０に記載の夫々の半導体集積回路装置。 １３、真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順次配置したバイポーラトランジスタ
と、前記真性コレクタ領域、埋込型コレクタ領域の夫々
と同一層でかつ同一導電型で形成されるウェル領域、埋
込型半導体領域の夫々を基板の深さ方向に順次配置した
領域に形成されるＭＩＳＦＥＴとを有する半導体集積回
路装置において、前記ＭＩＳＦＥＴを形成するウェル領
域の基板表面からの深さを、前記バイポーラトランジス
タの真性コレクタ領域の基板表面からの深さに比べて浅
く構成したことを特徴とする半導体集積回路装置。 １４、前記ウェル領域の前記ＭＩＳＦＥＴのソース領域
及びドレイン領域の接合深さの２倍の基板表面からの深
さの不純物濃度は前記真性コレクタ領域の同等の深さの
不純物濃度に比べて高く形成されていることを特徴とす
る請求項１３に記載の半導体集積回路装置。 １５、前記ウェル領域の基板表面から前記接合深さの２
倍の深い領域までは前記ＭＩＳＦＥＴのパンチスルーが
生じる領域であることを特徴とする請求項１４に記載の
半導体集積回路装置。 １６、前記埋込型半導体領域の深さ方向の寸法は前記埋
込型コレクタ領域の深さ方向の寸法に比べて大きく構成
されていることを特徴とする請求項１３乃至請求項１５
に記載の夫々の半導体集積回路装置。 １７、真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順次配置したバイポーラトランジスタ
と、前記真性コレクタ領域、埋込型コレクタ領域の夫々
と同一層でかつ同一導電型で形成されるウェル領域、埋
込型半導体領域の夫々を基板の深さ方向に順次配置した
領域に形成されるＭＩＳＦＥＴとを有する半導体集積回
路装置の製造方法において、基板のバイポーラトランジ
スタの形成領域の主面部に第１不純物を導入すると共に
、基板のＭＩＳＦＥＴの形成領域の主面部に前記第１不
純物及びこの第１不純物と同一導電型でそれに比べて拡
散速度が速い第２不純物を導入する工程と、前記基板の
主面上にエピタキシャル層を成長し、前記バイポーラト
ランジスタの形成領域に前記第１不純物を拡散して前記
埋込型コレクタ領域を形成すると共に、前記ＭＩＳＦＥ
Ｔの形成領域に前記第１不純物及び第２不純物を拡散し
て前記埋込型半導体領域を形成する工程と、前記基板の
エピタキシャル層のバイポーラトランジスタの形成領域
の主面部に前記真性コレクタ領域を形成すると共に、前
記基板のエピタキシャル層の主面部に前記ウェル領域を
形成する工程とを備えたことを特徴とする半導体集積回
路装置の製造方法。 １８、基板の非活性領域の主面に形成されるチャネルス
トッパ領域及び素子間分離用絶縁膜で周囲を規定された
活性領域の主面にＭＩＳＦＥＴを構成する半導体集積回
路装置において、前記チャネルストッパ領域と前記素子
間分離用絶縁膜との境界部分での前記チャネルストッパ
領域の不純物濃度を、前記チャネルストッパ領域を形成
する不純物が前記素子間分離用絶縁膜中に取り込まれる
不純物濃度に比べて高く構成したことを特徴とする半導
体集積回路装置。 １９、前記チャネルストッパ領域を形成する不純物は、
一価の場合、１００〜１５０［ＫｅＶ］程度の高エネル
ギのイオン打込法で基板の非活性領域の主面部に導入さ
れることを特徴とする請求項１８に記載の半導体集積回
路装置。 ２０、ウェル領域の下部にそれと同一導電型でかつそれ
に比べて不純物濃度の高い埋込型半導体領域を設け、前
記ウェル領域の主面部に形成されたＭＩＳＦＥＴのソー
ス領域及びドレイン領域である第１半導体領域に層間絶
縁膜に形成された接続孔を通して配線が接続された半導
体集積回路装置において、前記ウェル領域の第１領域の
主面部に形成された第１ＭＩＳＦＥＴの第１半導体領域
に配線を接続すると共に、前記ウェル領域の前記第１領
域と異なる第２領域の主面部に形成された第２ＭＩＳＦ
ＥＴの第１半導体領域に、前記接続孔で規定された領域
内に前記第１半導体領域と同一導電型の不純物を導入し
て形成された、前記第１半導体領域に比べて深い接合深
さを有する第２半導体領域を介在させて配線を接続した
ことを特徴とする半導体集積回路装置。 ２１、前記第２ＭＩＳＦＥＴはＤＲＡＭのメモリセルの
メモリセル選択用ＭＩＳＦＥＴであり、前記第１ＭＩＳ
ＦＥＴは前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴである
ことを特徴とする請求項２０に記載の半導体集積回路装
置。 ２２、前記ウェル領域はバイポーラトランジスタの真性
コレクタ領域と同一層で形成され、前記埋込型半導体領
域は前記バイポーラトランジスタの埋込型コレクタ領域
と同一層で形成されていることを特徴とする請求項２０
又は請求項２１に記載の半導体集積回路装置。 ２３、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との直列回路でメモリセルを構成するＤＲＡＭ、バ
イポーラトランジスタの夫々を同一半導体基板に構成す
る半導体集積回路装置において、前記ＤＲＡＭのメモリ
セルの情報蓄積用容量素子を、前記半導体基板の主面か
らその深さ方向に向って形成された細溝内に構成し、前
記バイポーラトランジスタの周囲を規定する分離領域を
、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子を形
成する細溝と同一工程で形成された細溝で構成したこと
を特徴とする半導体集積回路装置。 ２４、前記ＤＲＡＭのメモリセルの情報蓄積用容量素子
は前記細溝内に沿って第１電極層、誘電体膜、第２電極
層の夫々を順次積層して構成され、前記第１電極層は前
記細溝の底部において前記半導体基板の内部に埋込まれ
た埋込型半導体領域を介在させて電源が供給され、前記
第２電極層は前記メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴの一方の半導体領域に接続されることを特徴とす
る請求項２３に記載の半導体集積回路装置。 ２５、前記バイポーラトランジスタの分離領域の細溝内
には、前記情報蓄積用容量素子の第１電極層、第２電極
層の夫々と同一工程で形成された電極層が埋込まれてい
ることを特徴とする請求項２４に記載の半導体集積回路
装置。 ２６、前記バイポーラトランジスタの分離領域の細溝の
底部には前記埋込型半導体領域が設けられていないこと
を特徴とする請求項２４に記載の半導体集積回路装置。 ２７、前記バイポーラトランジスタの分離領域の細溝、
ＤＲＡＭのメモリセルの情報蓄積用容量素子の細溝の夫
々は、、前記バイポーラトランジスタの埋込型コレクタ
領域に比べて深く構成されることを特徴とする請求項２
３乃至請求項２６に記載の夫々の半導体集積回路装置。 ２８、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との直列回路で構成されたメモリセルをウェル領域
の主面に配列するＤＲＡＭを備えた半導体集積回路装置
において、前記ＤＲＡＭのメモリセルが配列されたウェ
ル領域の下部にそれと同一導電型でかつそれに比べて不
純物濃度が高い埋込型半導体領域を設け、この埋込型半
導体領域を介在させて前記ウェル領域にウェル電位を供
給したことを特徴とする半導体集積回路装置。 ２９、前記ウェル領域の下部に設けられた埋込型半導体
領域は、前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴを形成
するウェル領域の下部に設けられた埋込型半導体領域と
同一製造工程で形成されることを特徴とする請求項２８
に記載の半導体集積回路装置。 ３０、バイポーラトランジスタのエミッタ領域に、層間
絶縁膜に形成されたエミッタ開口を通して前記層間絶縁
膜上を延在するアルミニウム配線又はその合金配線を接
続する半導体集積回路装置において、前記層間絶縁膜に
形成されたエミッタ開口内に遷移金属膜又は遷移金属シ
リサイド膜を埋込み、この埋込まれた遷移金属膜又は遷
移金属シリサイド膜を介在させ、前記バイポーラトラン
ジスタのエミッタ領域と前記アルミニウム配線又はアル
ミニウム合金配線とを接続したことを特徴とする半導体
集積回路装置。 ３１、真性コレクタ領域、埋込型コレクタ領域の夫々を
基板の深さ方向に順次配置したバイポーラトランジスタ
と、前記真性コレクタ領域、埋込型コレクタ領域の夫々
と同一層でかつ同一導電型で形成されるウェル領域、埋
込型半導体領域の夫々を基板の深さ方向に順次配置した
領域に形成されるＭＩＳＦＥＴとを有する半導体集積回
路装置において、前記バイポーラトランジスタの真性コ
レクタ領域の基板表面からの深さを、前記ＭＩＳＦＥＴ
を形成するウェル領域の基板表面からの深さに比べて浅
く構成したことを特徴する半導体集積回路装置。 ３２、前記ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴ又は
ｐチャネルＭＩＳＦＥＴであることを特徴とする請求項
３１に記載の半導体集積回路装置。 ３３、前記ＭＩＳＦＥＴを形成する領域の埋込型半導体
領域は第１不純物を拡散して形成され、前記バイポーラ
トランジスタの埋込型コレクタ領域は前記第１不純物及
びこの第１不純物と同一導電型でかつそれに比べて拡散
速度が速い第２不純物を拡散して形成されることを特徴
とする請求項３１又は請求項３２に記載の半導体集積回
路装置。 ３４、メモリセル選択用ＭＩＳＦＥＴとスタックド構造
の情報蓄積用容量素子Ｃとの直列回路でメモリセルを構
成し、前記スタックド構造の情報蓄積用容量素子Ｃの上
層電極層上に層間絶縁膜を介在させて延在する相補性デ
ータ線を前記メモリセルのメモリセル選択用ＭＩＳＦＥ
Ｔの一方の半導体領域に接続するＤＲＡＭを備えた半導
体集積回路装置において、前記相補性データ線の配線幅
寸法が、前記相補性データ線とその下層のスタックド構
造の情報蓄積用容量素子ｃの上層電極層との間の層間絶
縁膜の膜厚よりも小さく構成されることを特徴とする半
導体集積回路装置。 ３５、前記ＤＲＡＭの周辺回路に延在する、前記相補性
データ線と同一導電層で形成された信号配線の配線幅寸
法は、その下層の層間絶縁膜の膜厚よりも大きく構成さ
れていることを特徴とする請求項３４に記載の半導体集
積回路装置。 ３６、前記ＤＲＡＭの電源用外部端子から引き出された
分岐する前までの前記相補性データ線と同一導電層で形
成された電源配線の配線幅寸法は、その下層の層間絶縁
膜の膜厚よりも大きく構成されていることを特徴とする
請求項３４に記載の半導体集積回路装置。 ３７、エミッタ領域、ベース領域、コレクタ領域の夫々
を順次基板の表面から深さ方向に向って配置した縦型構
造のバイポーラトランジスタを有する半導体集積回路装
置において、前記コレクタ領域の前記エミッタ領域の直
下部分を他のコレクタ領域に比べて高不純物濃度で構成
したことを特徴とする半導体集積回路装置。 ３８、前記コレクタ領域のエミッタ領域の直下部分の高
不純物濃度の領域は、前記エミッタ領域を規定するエミ
ッタ開口に規定された領域内において、コレクタ領域に
不純物を導入することにより形成されていることを特徴
とする請求項３７に記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065845A JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
| KR1019900002422A KR0182777B1 (ko) | 1989-03-20 | 1990-02-26 | 반도체 집적회로 장치 및 그 제조 방법 |
| US07/496,328 US5081515A (en) | 1989-03-20 | 1990-03-20 | Semiconductor integrated circuit device |
| US07/786,750 US5268587A (en) | 1989-03-20 | 1991-11-01 | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| KR1019950003749A KR0182779B1 (ko) | 1989-03-20 | 1995-02-25 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065845A JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8063981A Division JP2813570B2 (ja) | 1996-03-21 | 1996-03-21 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246148A true JPH02246148A (ja) | 1990-10-01 |
| JP2866389B2 JP2866389B2 (ja) | 1999-03-08 |
Family
ID=13298755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065845A Expired - Fee Related JP2866389B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5081515A (ja) |
| JP (1) | JP2866389B2 (ja) |
| KR (1) | KR0182777B1 (ja) |
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1989
- 1989-03-20 JP JP1065845A patent/JP2866389B2/ja not_active Expired - Fee Related
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1990
- 1990-02-26 KR KR1019900002422A patent/KR0182777B1/ko not_active Expired - Fee Related
- 1990-03-20 US US07/496,328 patent/US5081515A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2866389B2 (ja) | 1999-03-08 |
| US5081515A (en) | 1992-01-14 |
| KR0182777B1 (ko) | 1999-03-20 |
| KR900015329A (ko) | 1990-10-26 |
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