JPH0278230A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦ
ＥＴを備えた半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来技術〕

従来、半導体集積回路の一つにダイナミックＲＡＭがあ
り、これのメモリセルは容量素子とトランスファＭＩＳ
ＦＥＴとからなっている。そして、トランスファＭＩＳ
ＦＥＴのゲート電極はワード線を兼ねている。このワー
ド線は、後にソース。

ドレインを形成するイオン打ち入みを行った後の高温ア
ニールに耐えられるように、耐熱性に優れたポリシリコ
ンなどを使って形成される。ワード線の一端は、ワード
線ドライバーを構成するＭＩＳＦＥＴのソース、ドレイ
ンに接続される。

ところで、ポリシリコンはアルミニウム膜より抵抗が高
く信号の伝搬速度が遅いため、近年では前記ポリシリコ
ンなどからなるワード線の上にパッシベーション膜をか
ぶせた後、この上に前記ポリシリコンなどからなるワー
ド線と平行にアルミニウム配線を延在させ、このアルミ
ニウム配線を接絞孔を介して前記ポリシリコンなどから
なるワード線に接続させることにより、記号の伝搬速度
の高速化を図っている。すなわち、ワード線をポリシリ
コンからなるワード線とアルミニウム膜からなる配線の
二つで構成するようにしている。前記アルミニウム膜か
らなる配線は、実際には、ポリシリコンなどからなるワ
ード線の上にパッシベーション膜を形成し、この上にデ
ータ線を形成し、さらにこの」二に第２層目のパッシベ
ーション膜を形成した後、この上に形成させる。そして
ここのアルミニウム膜からなる配線が接続孔を介してワ
ード線ドライバーのＭＩＳＦＥＴのソース、ドレインに
接続される。すなわち、市記ポリシリコンなどからなる
ワード線は、直接にはワード線ドライバーのＭＩＳＦＥ
Ｔには接続されず、前記アルミニウム配線を形成するま
では電気的にフローティング状態となっている。

次に、前記トランスファＭＩＳＦＥＴのソース。

ドレインであるが、これはゲート電極をイオン打ち込み
のマスクに使い、ヒ素（Ａｓ）などのｎ型不純物をイオ
ン打ち込みで打ち込んで形成する。

〔発明が解決しようとする課題〕

本発明者は、前記ダイナミックＲＡＭのワード線につい
て検討した結果、次の問題点を見い出した。

前述のように、ポリシリコンなどからなるワード線はト
ランスファＭＩ　５ＦＥＴのゲート電極を兼ねており、
ソース、ドレインを形成するときのイオン打ち込みのマ
スクとして使用される。したがって、ワード線にも電荷
を帯びたイオンが降り注ぐため、チャージアップされる
。ところが、前記のように、ポリシリコンなどからなる
ワード線はアルミニウム配線によってワード線ドライバ
ーのＭＩＳＦＥＴのソース、ドレインに接続されるまで
、半導体基板から絶縁されている。このため、前記イオ
ン打ち込みによってワード線中にチャージされた電荷は
、半導体基板ヘデイスチャージされることなくそのまま
ワード線の中に残る。このワード線にチャージされた電
荷は、電流に換算して１０−”〜１０−”Ａ／μＭ程度
の極く僅かなものである。しかし、トランスファＭＩＳ
ＦＥＴのゲート絶縁膜は、膜厚が３５０人程度の非常に
薄いものであり、またその中にはピンホールなどが存在
するため、前記の僅かな電荷によってゲート電極と半導
体基板の間に加わる電圧でゲート絶縁膜が絶縁砿壊を起
したり、絶縁耐圧が劣化するという問題があった。

このように、製造工程中にＭＩＳＦＥＴのゲート電極が
チャージアップする現像は、ゲート電極を形成した後に
プラズマＣＶＤでパッシベーション膜を形成するときに
も発生する。次に、このことをゲートアレイを例にあげ
て説明する。

ゲートアレイは、半導体基板上に規則的にＭＩＳＦＥＴ
を配列し、これらの間をアルミニウム配線で接続して種
々の論理ゲートを構成するものである。そして、ゲート
数の増加にともなって、前記ＭＩＳＦＥＴの間を接続す
るアルミニウム配線も多層化が進んでいる。このため、
ＭＩＳＦＥＴのゲート電極は必ず他のＭＩＳＦＥＴソー
スまたはドレインに接続されるはずなのだが、前記のよ
うに多層配線が使用されるようになると、例えば第３層
目のアルミニウム配線を形成するまで他のＭＩＳＦＥＴ
のソースまたはドレインに接続されないゲート電極が現
れる。すると、例えばゲート電極を覆う第１層目のパッ
シベーション膜を形成するときにゲート電極に帯電した
電荷は、前記第３層目のアルミニウム配線を形成するま
でディスチャージされないことになる。さらに、前記パ
ッシベーション膜の上に第１層目のアルミニウム配線を
形成し、さらにこの上に第２層目のパッシベーション膜
を形成するときにもそのアルミニウム配線にも電荷がチ
ャージすることになる。このとき、その第１層目のアル
ミニウム配線が、これを形成した後の段階では前記ゲー
ト電極に接続されてはいるが半導体基板（ソースまたは
ドレイン）には接続されていないとすると、このアルミ
ニウム配線に帯電した電荷がゲート電極へ流れるように
なる。このように、パッシベーション膜を形成するとき
にもゲート電極が帯電し、前記イオン打ち込みのときと
同様に、ゲート絶縁膜の絶縁破壊あるいは絶縁耐圧の劣
化が起きるという問題があった・ なお、半導体基板上の配線のパターニングをプラズマエ
ツチング法で行うと前記配線が帯電することがセミコン
ダクタワールド、１９８７年１１月号、Ｐ３１〜３７（
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　Ｗｏｒｌｄ）に記載さ
れている。

本発明の目的はｌＭＩＳＦＥＴのゲート絶縁膜の絶縁破
壊あるいは絶縁耐圧の劣化を防止して半導体集積回路装
置の電気的信頼性を向上することができる技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

水頭において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

第１導電型の半導体基板または該半導体基板の第２導電
型のウェル領域の主面の所定領域にＭＩＳＦＥＴを備え
た半導体集積回路装置において、前記第１導電型の半導
体基板または前記第２導電型のウェル領域の主面の前記
ＭＩＳＦＥＴの近傍に設けられた第２導電型または第１
導電型の半導体領域と、前記ＭＩＳＦＥＴのゲート電極
とを電気的に接続した半導体集積回路装置である。

〔作用〕

前記手段によれば、前記ＭＩＳＦＥＴのゲート電極にチ
ャージされた電荷が、前記第１導電型の半導体基板とそ
の主面の第２導電型の半導体領域とで構成されるＰＮ接
合あるいは前記第２導電型のウェル領域とその主面の第
１導電型の半導体領域とで構成されるＰＮ接合を通して
、前記半導体基板またはウェル領域中へリークするので
、前記ゲート電極にチャージされた電荷によってゲート
絶縁膜が絶縁破壊を起したり絶縁耐圧が劣化したりする
ことがなくなる。したがって、半導体集積回路装置の電
気的信頼性を向上できる。

〔発明の実施例Ｉ〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は、本発明の実施例１のダイナミックＲＡＭの概
略の構成を示した平面図である。

第１図において、１はＰ°型単結晶シリコンからなる半
導体基板、２はアドレスバッファ、デコーダ、ワード線
ドライバ、出力バッファなどが設けられる周辺回路領域
である。実線で囲まれた領域３はメモリセルアレイ領域
である。４はセンスアンプ領域である。５はメモリセル
アレイ領域３の中においてメモリセルの繰り返しの配列
がとぎれた部分、すなわちメモリセルが設けられていな
い領域である。６は第１ワード線であり、例えば多結晶
シリコン膜と遷移金属シリサイド膜との複合膜からなっ
ている。７は第２ワード線であり、アルミニウム膜から
なっている。第２ワード線７は第１ワード線６よりも上
層の配線である。第１ワード線６は短くされており、こ
の短い複数本の第１ワード線６の間を第２ワード線７が
接続している。そして、第２ワード線７が周辺回路領域
２の中のワード線ドライバーのＭＩＳＦＥＴに接続され
ている。第１ワード線６と第２ワード線７との接続は、
メモリセルが設けられていない領域５の上で行なわれて
いる。

次に、メモリセルの構造の一例を説明する。

第２図は、第１図のメモリセルアレイ領域の中のメモリ
セルの平面図、第３図は、第２図のｍ−■切断線におけ
る断面図である。

第２図および第３図において、８はフィールド絶縁膜、
９はｐ型チャネルストッパである。メモリセルはトラン
スファＭＩＳＦＥＴと容量素子とで構成されているが、
そのトランスファＭＩＳＦＥＴは、ゲート絶縁膜１０と
、ソース、ドレインのチャネル領域側の端部をなすｎ型
半導体領域１１と、ソース、ドレインのｎ型半導体領域
１１以外の部分を成すｎ゛型半導体領域１２と、第１ワ
ード線６が兼ねるゲート電極とで構成されている。１３
は酸化シリコンなどからなるサイドウオールである。前
記半導体領域１１．１２は第１ワード線６あるいは第１
ワード線６とサイドウオール１３をイオン打ち込みのマ
スクとしたイオン打ち込みで形成したものである。メモ
リセルの前記容量素子は、誘電体膜１４と、プレート電
極１５と、ｎ型半導体領域１６とで構成されている。１
７はプレート電極１５と第１ワード線７の間を絶縁する
層間絶縁膜であり、プレート電極１５の表面の熱酸化に
よる酸化シリコンからなっている。１８は第１ワード線
６とデータｇ２０の間を絶縁する層間絶縁膜であり、例
えばプラズマＣＶＤによる酸化シリコン膜と、リンシリ
ケートガラス（ＰＳＧ）膜あるいはボロンリンシリケー
トガラス（Ｂ　Ｐ　Ｓ　Ｇ）膜との複合膜からなってい
る。

１９は接続孔である。データ線２０はアルミニウム膜か
らなっている。２１はデータ線２０と第２ワード線７を
絶縁する層間絶縁膜であり、例えばプラズマＣＶＤによ
る酸化シリコン膜、ＰＳＧ膜またはＢＰＳＧ膜などの複
合膜からなっている。

次に、第１図に示した第１ワード線６と第２ワード線７
との接続部分の具体的な構成を説明する。

第４図は、第１図に示された第１ワード線と第２ワード
線の接続部分を拡大して示した平面図。

第５図は、第４図の■−■切断線における断面図である
。

第４図および第５図に示すように、第１ワード線６と第
２ワード線７の接続は、メモリセルが設けられていない
領域５の上で行われている。領域５の上における第１ワ
ード線６と第２ワード線７との間にはデータ線２０と同
層のアルミニウム膜からなる中継導電膜２３が設けてあ
り、これを介して第２ワード線７を第１ワード線６に接
続している。

２４が第２ワード線７を中継導電膜２３に接続する接続
孔、１９が中継導電膜２３を第１ワード線６に接続する
接続孔である。半導体基板１の主面のメモリセルが設け
られていない領域５は、フィールド絶縁膜８が覆ってい
るが、前記接続孔１９の下にはフィールド絶縁膜８が形
成されておらず、またｐ型チャネルストッパ９も形成さ
れていない。そのフィールド絶縁膜８が形成されていな
い部分には、ゲート絶縁膜１０（第３図参照）であるさ
れた薄い酸化ンリコン膜が形成されている。そして、こ
の薄い酸化シリコン膜を除去して接続孔２２が形成され
ており、これを介して第１ワード線６が半導体基板１の
表面に接続されている。前記表面には、ｎ・型多結晶シ
リコン膜の上に遷移金属シリサイド膜を積層して構成し
た第１ワード線６の前記ｎ゛型多結晶シリコン膜中のｎ
型不純物（たとえばリン）を拡散させて形成したｎ３型
半導体領域２５がある。

ｎ゛型半導体領域２５とｐ°型半導体基板１との間には
ＰＮ接合ダイオードが構成されているが、ダイナミック
ＲＡＭの動作時においては、第１ワード線６に印加され
る電圧が半導体基板１と同電位からそれ以上の値である
ため、前記ＰＮ接合ダイオードは常に逆バイアスとなり
、第１ワード線６と半導体基板１とがショートすること
はない。

以上説明した構成から、第２図および第３図に示された
トランスファＭＩＳＦＥＴのｎ型半導体領域１１を形成
するために、第１ワード線６をイオン打ち込みのマスク
としてｎ型不純物（たとえばリン）をイオン打ち込みし
たときに第１７ワード線６にチャージされた電荷と、ｎ
゛型半導体領域１２を形成するために第１ワード線６お
よびサイドウオール１３をイオン打ち込みのマスクとし
てｎ型不純物（たとえばヒ素）をイオン打ち込みすると
きに第１ワード線６にチャージされた電荷は、第４図お
よび第５図に示されたｎ゛型半導体領域２５とｐ−型半
導体基板１とで構成されるＰＮ接合ダイオードを介して
半導体基板エヘデイスチャージされる。

このため、前記第１ワード線６に帯電した電荷でトラン
スファＭＩＳＦＥＴのゲート絶縁膜１０の上の部分の第
１ワード線６と半導体基板１との間に強い電界が生じる
ことがなくなるので、ゲート絶縁膜１０の絶縁破壊ある
いは絶縁耐圧の劣化を防止できる。

〔発明の実施例■〕 第６図は１本発明の実施例■のゲート・アレイの平面図
である。

第６図において、３０はポンディングパッド、３１は人
出力バッファ回路領域、３２は基本セル３２Ａが列状に
配列された基本セル列である。１個の基本セル３２Ａは
、たとえば２個のｐチャネルＭＩＳＦＥＴと２個のｎチ
ャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔとで構成されている。

次に１個の基本セルの具体的な構成を説明する。

第７図は、第６図に示されたゲートアレイの中の１個の
基本セル３２Ａを拡大して示した平面図、第８図は、第
７図の■−■切断線における断面図である。

第７図および第８図において、３３はｎ−型ウェル。

３８はｐ−型ウェル、３４はフィールド絶縁膜である。

Ｐ−型ウェル３８のフィールド絶縁膜３４の下にはＰ型
チャネルストッパ４４が設けられている。基本セル３２
Ａ（第６図）のｐチャネルＭ　Ｉ　Ｓ　ＦＥＴは、膜厚
が３５０人程鹿の薄い酸化シリコン膜からなるゲート絶
縁膜３５と１例えばｎ−型多結晶シリコン膜からなるゲ
ート電極３６と、ソース、ドレインとなるｐ゛型半導体
領域３７とで構成されている。ｎチャネルＭＩＳＦＥＴ
は、ゲート絶縁膜３５と、ゲート電極３６と、ソース、
ドレインとなるｎ゛型半導体領域３９とで構成されてい
る。前記ｐ゛型半導体領域３７およびｎ“型半導体領域
３９は、ゲート電極３Ｇをイオン打ち込みのマスクとし
て使ったイオン打ち込みで形成したものである。ゲート
電極３６の上には第１層目の層間絶縁膜４０で覆われて
いる。層間絶縁膜４０は、例えばプラズマＣＶＤで形成
した酸化シリコン膜からなっている。

５１〜５７は第１層目のアルミニウム膜からなる配線で
あり、層間絶縁膜４０の上を延在している。配線５１は
電位Ｖｃｃたとえば５ｖを給電する配線であり、接続孔
４１を介してｐチャネルＭ　Ｉ　Ｓ　ＦＥＴのｐ゛型半
導体領域３７に接続されている。配線５２は電位ＶｓＳ
たとえばＯｖを給電する配線であり、接続孔４１を介し
てｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのｎ゛型半導体領
域３９Ｕ−接続されている。配線５３はＰチャネルＭＩ
ＳＦＥＴおよびｎチャネルＭＩＳＦＥＴの人力信号配線
であり、ゲート電極３６に接続されている。

配線５５は前記と異なるｐチャネルＭＩＳＦＥＴおよび
ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの入力信号配線であ
り、前記と異なるゲート電極３６に接続されている。

配線５６は後述する製造工程中にゲート電極３６に流れ
込んだ電荷を半導体基板エヘディスチャージするための
配線であり、二つのゲート電極３６に接続され、また半
導体基板１に接続されている。半導体基板１の配線５６
が接続される部分の上にはフィールド絶縁膜３４が形成
されておらず、またその下にはｐ゛型半導体領域４５が
設けられている。このｐ゛型半導体領域４５は、ソース
、ドレインとなるｐ゛型半導体領域３７と同一工程で形
成されたものである。

前記配線５６およびｐ゛型半導体領域４５は全ての基本
セル３２Ａに設けられている。配線５７は人力信号配線
であり、一端は後述する配線６１に接続され、他端は図
示されていないＭｒＳＦＥＴのソースまたはドレインに
接続されている。これら配線５１〜５７の上には第２層
目の層間絶縁膜４２が設けられている。層間絶縁膜４２
はたとえばプラズマＣＶＤ法で形成される酸化シリコン
膜とＰＳＧ膜またはＢＰＳＧ膜を積層して構成されてい
る。６１は第２層目のアルミニウム膜からなる配線であ
り、眉間絶縁膜４２の上を延在している。前記信号配線
５７と信号配ｍ５４の間を接続している。

配線５１〜５７の上に層間絶縁膜４２を形成するときに
配線５１〜５７が帯電する。このとき、信号配線５４゜
５５に帯電した電荷がゲート電極３６の中に入り込むが
、配線５６からｐ゛型半導体領域４５を介して１１−型
ウェル３３ヘデイスチヤージされる。このように、配線
５６およびＰ゛型半導体領域４５を設けたことにより、
プラズマＣＶＤ法層間絶縁膜４０．４２を形成するとき
にゲート電極３６に流れ込んだ電荷をｎ−型ウェル３３
にディスチャージすることができるので、前記ゲート電
極に帯電した電荷でゲート絶縁膜３５が絶縁破壊を起し
たり絶縁耐圧が劣化したりするのを防止できる６ なお７ゲート電極３６中に帯電した電荷をディスチャー
ジするための配線５６はｐ”型ウェル３８の上に設ける
ようにし、前記ｐ°型半導体領域４５に変えてｐ−型ウ
ェル３８にｎ゛型半導体領域を設けるようにしてもよい
。

以上、説明したように、航記実施例１または実施例Ｈに
よれば、第１導電型の半導体基板１または該半導体基板
１の第２導電型のｎ−型ウェル３３の主面の所定領域に
メモリセルを構成するためのＭＩＳＦＥＴ（実施例Ｉ）
を備えるかあるいは人出カバソファ以外のＮＡＮＤゲー
トやＮＯＲゲートなどの論理ゲートを構成するためのＭ
Ｉ　Ｓ　ＦＥＴ（実施例■）を備えた半導体集積回路装
置しこおいて、前記半導体基板１またはｎ−型ウェル３
３の主面の前記ＭＩＳＦＥＴの近傍に設けられた第２導
電型または第１導電型の半導体領域（実施例■のｎ゛型
半導体領域２５と、前記ＭＩＳＦＥＴのゲート電極（実
施例■の第１ワード線６）と同層の導電膜からなりかつ
前記ｎ゛型半導体領域２５と前記ゲート電極（第１ワー
ド線６）を接続する配線（第１ワード線６自体）、また
は前記ゲート電極（実施例Ｈのゲート電極３６）より一
つ上層の導電膜からなりかつ前記半導体領域（実施例■
のｐ°型半導体領域４５）と前記ゲートアレイ３６を接
続する配線（実施例Ｈの配線５６）とを備えたことによ
り、前記ＭＩＳＦＥＴのゲート電極（第１ワード、１１
６またはゲート電極３６）にチャージされた電荷が、前
記第１導電型の半導体基板１とその主面の半導体領域（
実施例のｎ゛型半導体領域２５）とで構成されるＰＮ接
合あるいは前記ウェル領域（実施例■のｎ−型ウェル３
３）とその主面の半導体領域（実施例■のｐ゛型半導体
領域４５）とで構成されるＰＮ接合を通して、前記半導
体基板またはウェル領域中へリークするので、前記ゲー
ト電極にチャージされた電荷によってゲート絶縁膜（実
施例Ｉはゲート絶縁膜１０゜実施例■まゲート絶縁膜３
５）が絶縁破壊を起したり絶縁耐圧が劣化したりするこ
とがなくなる。したがって半導体集積回路装置の電気的
信頼性を向上できる。　以上、本発明を実施例にもとづ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることは言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊あるいは絶縁耐
圧の劣化を防止して半導体集積回路装置の電気的信頼性
が向上できる。

【図面の簡単な説明】

第１図は、本発明の実施例■のダイナミックＲＡＭの概
略構成を示した平面図。 第２図は、第１図のメモリセルアレイ領域の中のメモリ
セルの平面図、 第３図は、第２図の■−■切断線における断面図 第４図は、第１図に示された第１ワード線と第２ワード
線との接続部分を拡大して示した平面図、第５図は、第
４図の■−■切断線における断面図。 第６図は、本発明の実施例■のゲートアレイの平面図、 第７図は、第６図に示されたゲートアレイの中の１個の
基本セルを拡大して示した平面図。 第８図は、第７図の■−■切断線における断面図である
。 図中、６・・・第１ワード線、７・・・第２ワード線、
１０・・・ゲート絶縁膜、１１・・・ｎ型半導体領域、
１２・・・ｎ゛型半導体領域、１６・・・ｎ型半導体領
域、２０・・・データ線、２３・・・中継導電膜、２５
・・・ｎ“型半導体領域、３３・・・ｎ°型ウェル、３
５・・・ゲート絶縁膜、３６・・・ゲート電極、３７・
・・Ｐ゛型半導体領域、３８・・・ｐ−型ウェル、３９
・・・ｎ°型半導体領域、４０．４２・・・層間絶縁膜
、４５・・・ｐ゛型半導体領域。 第１図 第３図 第５図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板または該半導体基板の第２
   導電型のウェル領域の主面の所定領域にＭＩＳＦＥＴを
   備えた半導体集積回路装置において、前記第１導電型の
   半導体基板または前記第２導電型のウェル領域の主面の
   前記ＭＩＳＦＥＴの近傍に設けられた第２導電型または
   第１導電型の半導体領域と、前記ＭＩＳＦＥＴのゲート
   電極とのＰＮ接合を介して電気的に接続したことを特徴
   とする半導体集積回路装置。 ２、前記半導体領域とＭＩＳＦＥＴのゲート電極との接
   続は、前記ゲート電極と同層の導電膜又は前記ゲート電
   極より一つ上層の導電膜からなる配線によって接続され
   たことを特徴とする半導体集積回路装置。