JPH02246154A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用９舒 本発明は、半導体メモリ装置に間するものである。

従来の技術 最近、半導体メモリ装置の高密度化が進み、特に、ダイ
ナミック・ランダムアクセス舎メモリ（ＤＲＡＭ）の高
集積化、高密度化は、目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上の面
積を占めるメモリセルの高Ｗ！１ａ、化技術の発展に負
う所が大きい。

第２図はそのような従来の技術を用いたメモリセルの一
例を示し、第２図（＾）はメモリセルの平面図、第２図
（Ｂ）は第２図（Ａ）のメモリセルの８−８断面図であ
る。第２図において、１はピット線を構成する導電体で
、半導体基板２の表面に形成された基板２とは反対導電
型のドレイン部３に接続されている。４はワード線を構
成する信号読み出し用ＭＯＳトランジスタのゲート電極
で、基板２の表面との間にゲート絶縁膜５が形成されて
いる。６はセルプレート電圧源に接続されたセルプレー
ト電極で、基板２の表面に形成された互いに隣接する基
板２とは反対導１型のメモリセルのソース部を構成する
電荷蓄積部７のそれぞれに対応して設けられている。８
はセルプレート電極６とそれぞれの電荷蓄積部７の間に
形成された絶縁膜で、メモリセルキャパシタを構成する
。９はセル間分離用絶縁膜、１０は各導電体間の層間絶
Ｒ膜である。このメモリセルはワード線を構成するゲー
ト電極４を論３！電圧“Ｈ”にすることにより、ピット
線を構成する導電体１の情報をドレイン部３からメモリ
セルのソース部の電荷蓄積部７へ蓄積したり（書き込み
状態）、あるいはメモリセルのソース部の電荷蓄積部７
に蓄積された情報をピット線に読み出す（読み出し状態
）という動作を行う、この従来のメモリセル構造は、メ
モリセルキャパシタの電荷蓄積部が基板中に形成された
基板とは反対導電型の部分に限られた構成になっている
。

発明が解決しようとする課題 このような従来のメモリセルは、全てのメモリセルキャ
パシタを基板中に形成された基板とは反対導電型の電荷
蓄積部と基板表面に形成された絶縁膜と、さらにその上
に形成されたセルプレート電極とで構成しているので、
一定の容量値を確保するためには、それだけのメモリセ
ル面積が必要となる。したがって、このような従来のメ
モリセル構成では、メモリセル面積をより小さくするこ
とは望めないという問題がある。

本発明はこのような従来の問題を解決するもので、メモ
リセル面積を小さくできる半導体装ばを提供することを
目的とするものである。

課題を解決するための手段 これらの問題を解決するために、本発明は、半導体基板
中に基板とは反対導電型の第１のメモリセルキャパシタ
の電荷蓄積部をなす領域を形成し、上記第１のメモリセ
ルキャパシタの電荷蓄積部の上に第１のメモリセルキャ
パシタとなる絶縁膜を形成し、その上にセルプレート電
極となる導電体を形成する。、このセルプレート電極は
、第１と後述の第２のメモリセルキャパシタのセルプレ
ート電極として共用されるものである。さらにこのセル
プレート電極の上に第２のメモリセルキャパシタとなる
絶縁膜を形成し、この絶縁膜の上に第２のメモリセルキ
ャパシタの電荷蓄積部をなす導電体を形成する。この第
１のメモリセルキャパシタの電荷蓄積部および、第２の
メモリセルキャパシタの電荷蓄積部はそれぞれのメモリ
セルの信号読み出し用ＭＯ８トランジスタのソース部に
接続されることにより、前記信号読み出し用ＭＯＳトラ
ンジスタによりそれぞれのメモリセルキャパシタの情報
を読み出し、園き込みを行う構成とする。

作用 上記構成により、セルプレート電極をはさんで上下に第
１および第２のメモリセルキャパシタの電荷蓄積部が形
成されているので、従来のメモリセルに比べて小さな面
積で一定の容量値を確保でき、チップサイズも小さくで
きる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図（Ａ）は本発明の一実施例を示す半導体メモリ装
置の要部平面図、第１図（Ｂ）は第１図（＾）のＡ−Ａ
断面図である。第１図において、１１はピット線を構成
する導電体で、半導体基板１２の表面に形成された基板
とは反対導電型のドレイン部１３に接続されている。１
４はワード線を構成する信号読み出し用ＭＯＳトランジ
スタのゲート電極で、基板１２の表面との間にゲート絶
縁ＷＡ１５が形成されている。１６はセルプレート電圧
源に接続されたセルプレート電極で、基板１２の表面に
形成された基板１２とは反対導電型の第１のメモリセル
のソース部を構成する電荷蓄積部１７の上方に対向して
設けられている。１８はセルプレート電極１６と第１の
メモリセルのソース部である電荷蓄積部１７との間に形
成された絶縁膜で、第１のメモリセルキャパシタを構成
する。２１は基板１２の表面に形成された基板１２とは
反対導電型の第２のメモリセルのソース部で、このソー
ス部２１に接続された第２のメモリセルの電荷蓄積部２
２はセルプレート電極１６の上部に形成された第２のメ
モリセルキャパシタを構成する絶縁膜２３の上部に形成
されている。１９はセル間分離用絶１１１９Ｉ、２０は
眉間絶縁膜である。

このようにして、セルプレート電極１６を挟んで上下に
第１および第２のメモリセルキャパシタの電荷蓄積部１
７．２２が形成されている。

上記構成による動作は従来のものと同様であり、ワード
線を構成するゲート電極１４の論理電圧“Ｈ”にするこ
とにより、ピット線を構成する導電体１１の情報をドレ
イン部１３から、第１のメモリセルの場合は第１のメモ
リセルのソース部の電荷蓄積部１７へ、第２のメモリセ
ルの場合は第２のメモリセルのソースＷｈ２１を通して
電荷蓄積部２２へ蓄積して―き込んだり、あるいは逆に
メモリセルの情報をビット線を構成する導電体１１へ読
み出したりする動作を行う。

発明の効果 以上のように、本発明の半導体メモリ装置によれば、セ
ルプレート電極を挟んで２つのメモリセルを構成するこ
とにより、従来のメモリセルに比べて小さい面積のメモ
リセルにでき、ひいてはチップサイズが小さくできて、
低価格の半導体メモリ装置の提供が可能となり、その実
用的効果は極めて大きい。

【図面の簡単な説明】

第１図（Ａ）（Ｂ）は本発明による半導体メモリＩＨ［
の−実ｌ！１１例を示す要部平面図および要部断面図、
第２図（Ａ）（Ｂ）は従来の半導体メモリ装置の要部平
面図および要部断面図である。 １１・・・ピット線を構成する導電体、１２・・・半導
体基板、１３・・・ビット線に接続されたドレイン部、
１４・・・ワード線を構成するゲート電極、１５・・・
ゲート絶縁１１．１Ｂ−・・セルプレート電極、１７・
・・第１のメモリセルのソース部で電荷蓄積部、１８・
・・第１のメモリセルキャパシタを構成する絶＃ｉ膜、
１９・・・セル間分離用絶縁膜、２ｏ−ｍｓＩｌ！ｉｉ
ｔｍ、２１・１２　ノメモ！Ｊ　セルのソース部、２２
−・・第２のメモリセルの電荷蓄積部、２３・・・第２
のメモリセルキャパシタを構成する絶縁膜。 代理人　　　　森　　　本　　　義　　　弘第１図 Ｃ＾ン

Claims (1)

【特許請求の範囲】
1. １、半導体基板中に形成された前記基板とは反対導電型
   の第１のメモリセルキャパシタの電荷蓄積部と、この電
   荷蓄積部の上部に形成された第１のメモリセルキャパシ
   タの絶縁膜と、この絶縁膜の上部に形成されたメモリセ
   ルプレート電極と、このメモリセルプレート電極の上部
   に形成された第２のメモリセルキャパシタの絶縁膜と、
   この絶縁膜の上部に形成された第２のメモリセルキャパ
   シタの電荷蓄積部を備え前記メモリセルプレート電極は
   前記第１および第２のメモリセルキャパシタに共通の電
   極であることを特徴とする半導体メモリ装置。