JPH03230564A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH03230564A JPH03230564A JP2026519A JP2651990A JPH03230564A JP H03230564 A JPH03230564 A JP H03230564A JP 2026519 A JP2026519 A JP 2026519A JP 2651990 A JP2651990 A JP 2651990A JP H03230564 A JPH03230564 A JP H03230564A
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- Japan
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- memory cell
- trench
- insulating film
- charge storage
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- Pending
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置に関するものであ従来の技
術 最近、半導体メモリ装置の高密度化が進み、特に、ダイ
ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高
集積化、高密度化は、目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上を占
めるメモリセル構造によるところが大きい。第２図は、
そのようなメモリセルの一例である。第２図（Ａ）はメ
モリセルの要部平面図、（Ｂ）は（Ａ）のａ−ａ’にお
ける断面図である。１はビット線を構成する導電体、２
ハ同Ｌ： ＜ビット線に接続されたドレイン部、３は
ワード線を構成する信号読み出し用ＭＯｓトランジスタ
のゲート電極、４は上記信号読み出し用ＭＯ３）ランジ
スタのゲート絶縁膜、５はセルプレート電圧源に接続さ
れたセルプレート電極、６はセル間分離用絶縁膜、７は
各導電体間の層間絶縁膜、８は２と反対導電型の基板、
９はメモリセルのソース部、１０はメモリセルの電ｉｇ
積ｓ、１１はメモリセルキャパシタを構成する絶縁膜、
１２は１のビット線と２のドレイン部を接続するコンタ
クト窓、１３は９のソース部と１０の電荷蓄積部を接続
するコンタクト窓である。これは、いわゆるスタック型
メモリセルである。このメモリセルは、３のワード線を
構成するゲート電極を論理電圧“Ｈ”にすることにより
、１のビット線の情報を２のドレイン部から９のソース
部をとおして、１０のメモリセルの電荷蓄積部へ蓄積し
たり（書き込み状態）、あるいは、１０のメモリセルの
電荷蓄積部に蓄積された情報を１のビット線に読み出す
（読み出し状態）という動作を行う。
術 最近、半導体メモリ装置の高密度化が進み、特に、ダイ
ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高
集積化、高密度化は、目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上を占
めるメモリセル構造によるところが大きい。第２図は、
そのようなメモリセルの一例である。第２図（Ａ）はメ
モリセルの要部平面図、（Ｂ）は（Ａ）のａ−ａ’にお
ける断面図である。１はビット線を構成する導電体、２
ハ同Ｌ： ＜ビット線に接続されたドレイン部、３は
ワード線を構成する信号読み出し用ＭＯｓトランジスタ
のゲート電極、４は上記信号読み出し用ＭＯ３）ランジ
スタのゲート絶縁膜、５はセルプレート電圧源に接続さ
れたセルプレート電極、６はセル間分離用絶縁膜、７は
各導電体間の層間絶縁膜、８は２と反対導電型の基板、
９はメモリセルのソース部、１０はメモリセルの電ｉｇ
積ｓ、１１はメモリセルキャパシタを構成する絶縁膜、
１２は１のビット線と２のドレイン部を接続するコンタ
クト窓、１３は９のソース部と１０の電荷蓄積部を接続
するコンタクト窓である。これは、いわゆるスタック型
メモリセルである。このメモリセルは、３のワード線を
構成するゲート電極を論理電圧“Ｈ”にすることにより
、１のビット線の情報を２のドレイン部から９のソース
部をとおして、１０のメモリセルの電荷蓄積部へ蓄積し
たり（書き込み状態）、あるいは、１０のメモリセルの
電荷蓄積部に蓄積された情報を１のビット線に読み出す
（読み出し状態）という動作を行う。
発明が解決しようとする課題
前記従来のようなメモリセルでは、メモリセルトランジ
スタが半導体基板」二方にしか形成されていないため、
集積度を上げるために、メモリセル面積を縮小化しよう
とすると、トランジスタのゲート長およびゲート幅が小
さくなり、ゲート長が短くなるとトランジスタのソース
部とドレイン部間の電荷リークが起こりメモリセルキャ
パシタの電荷蓄積部の電荷が破壊されやすく、また、ゲ
ート幅が狭くなるとメモリセル１〜ランジスタのしきい
値電圧が高くなり、メモリセルキャパシタの電荷蓄積部
からの電荷の読み出しが遅くなり誤動作にもつながると
いう問題があった。
スタが半導体基板」二方にしか形成されていないため、
集積度を上げるために、メモリセル面積を縮小化しよう
とすると、トランジスタのゲート長およびゲート幅が小
さくなり、ゲート長が短くなるとトランジスタのソース
部とドレイン部間の電荷リークが起こりメモリセルキャ
パシタの電荷蓄積部の電荷が破壊されやすく、また、ゲ
ート幅が狭くなるとメモリセル１〜ランジスタのしきい
値電圧が高くなり、メモリセルキャパシタの電荷蓄積部
からの電荷の読み出しが遅くなり誤動作にもつながると
いう問題があった。
課題を解決するための手段
本発明の半導体メモリ装置は、−導電型半導体基板に形
成されたトレンチと、前記トレンチ底部の少なくとも一
部に形成された前記半導体基板とは反導電型のソース部
と、前記ソース部表面の少なくとも周辺部を含みかつ少
なくとも前記トレンチ内壁に形成されたゲート絶縁膜と
、前記トレンチ内部に形成されたゲート電極と、前記ゲ
ート電極上に形成された層間絶縁膜と、前記層間絶縁膜
上に形成された電荷蓄積部と、前記電荷蓄積部上に形成
された絶縁膜と、前記絶縁膜上に形成されたセルプレー
ト電極を備え、前記電荷蓄積部が前記ソース部と接続さ
れている。
成されたトレンチと、前記トレンチ底部の少なくとも一
部に形成された前記半導体基板とは反導電型のソース部
と、前記ソース部表面の少なくとも周辺部を含みかつ少
なくとも前記トレンチ内壁に形成されたゲート絶縁膜と
、前記トレンチ内部に形成されたゲート電極と、前記ゲ
ート電極上に形成された層間絶縁膜と、前記層間絶縁膜
上に形成された電荷蓄積部と、前記電荷蓄積部上に形成
された絶縁膜と、前記絶縁膜上に形成されたセルプレー
ト電極を備え、前記電荷蓄積部が前記ソース部と接続さ
れている。
作用
このように、本発明のメモリセルではメモリセルトラン
ジスタおよびメモリセルキャパシタの一部かトレンチの
内部に形成されているため、トランジスタのゲート長お
よびゲート幅を小さくすることなく、また、メモリセル
容量も小さくすることなく小面積化することができる。
ジスタおよびメモリセルキャパシタの一部かトレンチの
内部に形成されているため、トランジスタのゲート長お
よびゲート幅を小さくすることなく、また、メモリセル
容量も小さくすることなく小面積化することができる。
実施例
以下、本発明を実施例によって第１図を用いて説明する
。第１図は、本発明の一実施例を示す図で、（Ａ）はメ
モリセルの要部平面図、（Ｂ）は（、Ａ）のａ−ａ
における断面図である。１はビット線を構成する導電体
、２は同じくピント線に接続されたドレイン部、３はワ
ード線を構成する信号読み出し用ＭＯ５）ランジスタの
ゲート電極、４は上記信号読み出し用ＭＯＳトランジス
タのゲート絶縁膜、５はセルプレート電圧源に接続され
たセルフレート電極、６はセル間分離用絶縁膜、７は各
導電体間の層間絶縁膜、８はドレイン部２と反対導電型
の基板、９はメモリセルのソース部、１０ハメモ’７
セルの電荷蓄積部、１１はメモリセル千ヤパ／夕を構成
する絶縁膜、１２はヒ、、ト１１とドレイン部２を接続
するコンタクト窓、１３はソース部９と電荷蓄積部１０
を接続するコンタクト窓、１４は上記基板８中に形成さ
れたトレンチ部である。ゲート電極３やメモリセルの電
荷蓄積部１０はトレンチ部１４内に形成されており、小
面積でメモリセルトランジスタおよびメモリセルキャパ
シタが形成できる。同じレイアウトルールで作成した従
来のメモリセルと本発明のメモリセルの実施例を比較す
ると、メモリセル面積は、従来例では７．９２μポ、本
発明では５．７６μポ、メモリセルキャパシタを形成す
る部分の面積は、従来例では３．１１μゴ、本発明では
平面部が１゜８１μホ、トレンチ部がトレンチ深さを２
．５μｍとすると２．８２μポとなり全体として４．６
３μＭである。これより、メモリセル容量を計算すると
、 メモリセル容量Ｃｓ−にＳｉＯ２・ε。／１０、酸化膜
の比誘電率 に５ｉＯ２＝３．９真空中の比誘電率εｏ
＝８．８６Ｘ１０ ”クーロン／’ｈ ｃｍメモリセル
キャパンタの絶縁酸化膜厚ｔ。。＝８ｎｍより、従来の
メモリセルのメモリセル容量は１３，４ｆＦ、本発明の
メモリセルのメモリセル容量は２０．０ ｆ Ｆである
。このように、メモリセル面積は７２．７％に縮小され
、メモリセル容量１５４％に増し、２０．ＯｆＦを確保
することができた。動作に関しては従来のものと同様に
、ワード線３を構成するゲート電極を論理電圧“Ｈ”に
することにより、ビット線１の情報をドレイン部２から
ソース部９をとおして、メモリセルの電荷蓄積部１０へ
蓄積したり（書き込み状Ｂ）、あるいは、メモリセルの
電荷蓄積部１０に蓄積された情報をビット線１に読み出
す（読み出し状態）という動作を行う。
。第１図は、本発明の一実施例を示す図で、（Ａ）はメ
モリセルの要部平面図、（Ｂ）は（、Ａ）のａ−ａ
における断面図である。１はビット線を構成する導電体
、２は同じくピント線に接続されたドレイン部、３はワ
ード線を構成する信号読み出し用ＭＯ５）ランジスタの
ゲート電極、４は上記信号読み出し用ＭＯＳトランジス
タのゲート絶縁膜、５はセルプレート電圧源に接続され
たセルフレート電極、６はセル間分離用絶縁膜、７は各
導電体間の層間絶縁膜、８はドレイン部２と反対導電型
の基板、９はメモリセルのソース部、１０ハメモ’７
セルの電荷蓄積部、１１はメモリセル千ヤパ／夕を構成
する絶縁膜、１２はヒ、、ト１１とドレイン部２を接続
するコンタクト窓、１３はソース部９と電荷蓄積部１０
を接続するコンタクト窓、１４は上記基板８中に形成さ
れたトレンチ部である。ゲート電極３やメモリセルの電
荷蓄積部１０はトレンチ部１４内に形成されており、小
面積でメモリセルトランジスタおよびメモリセルキャパ
シタが形成できる。同じレイアウトルールで作成した従
来のメモリセルと本発明のメモリセルの実施例を比較す
ると、メモリセル面積は、従来例では７．９２μポ、本
発明では５．７６μポ、メモリセルキャパシタを形成す
る部分の面積は、従来例では３．１１μゴ、本発明では
平面部が１゜８１μホ、トレンチ部がトレンチ深さを２
．５μｍとすると２．８２μポとなり全体として４．６
３μＭである。これより、メモリセル容量を計算すると
、 メモリセル容量Ｃｓ−にＳｉＯ２・ε。／１０、酸化膜
の比誘電率 に５ｉＯ２＝３．９真空中の比誘電率εｏ
＝８．８６Ｘ１０ ”クーロン／’ｈ ｃｍメモリセル
キャパンタの絶縁酸化膜厚ｔ。。＝８ｎｍより、従来の
メモリセルのメモリセル容量は１３，４ｆＦ、本発明の
メモリセルのメモリセル容量は２０．０ ｆ Ｆである
。このように、メモリセル面積は７２．７％に縮小され
、メモリセル容量１５４％に増し、２０．ＯｆＦを確保
することができた。動作に関しては従来のものと同様に
、ワード線３を構成するゲート電極を論理電圧“Ｈ”に
することにより、ビット線１の情報をドレイン部２から
ソース部９をとおして、メモリセルの電荷蓄積部１０へ
蓄積したり（書き込み状Ｂ）、あるいは、メモリセルの
電荷蓄積部１０に蓄積された情報をビット線１に読み出
す（読み出し状態）という動作を行う。
発明の効果
以上のように、本発明の半導体メモリ装置によれば、非
常に小さなメモリセル、小面積のチップとすることがで
き、ひいては、安価な半導体メモｊ装置を供給すること
ができ、その実用的効果は極めて大きい。
常に小さなメモリセル、小面積のチップとすることがで
き、ひいては、安価な半導体メモｊ装置を供給すること
ができ、その実用的効果は極めて大きい。
第１図は本発明による半導体メモリ装置の一実施例を示
す図で、第１図（Ａ）は要部平面図、第１図（Ｂ）は第
１図（Ａ）のａ−ａ′線に沿った断面図、第２図は従来
の半導体メモリ装置を示す図で、第２図（Ａ）は要部平
面図、第２図（Ｂ）は第２図（Ａ）のａ−ａ′線に沿っ
た断面図である。 １・・・・・・ビット線を構成する導電体、２・・・・
・・ビット線に接続されたドレイン部、３・・・・・・
ワード線を構成するゲート電極、４・・・・・・ゲート
絶縁膜、５・・・・・・セルプレート電極、６・・・・
・・セル罰分離用絶縁膜、７・・・・・・層間絶縁膜、
８・・・・・・基板、９・・・・・メモリセルのソース
部、１ｏ・・・・・・メモリセルの電荷蓄積部、１１・
・・・・・メモリセルキャパシタを構成する絶縁膜、１
２・・・・・・ビット線とドレイン部を接続するコンタ
クト窓、１３・・・・・・ソース部９と電荷蓄積部１０
を接続するコンタクト窓、１４・・・・・・基板中に形
成されたトレンチ部。
す図で、第１図（Ａ）は要部平面図、第１図（Ｂ）は第
１図（Ａ）のａ−ａ′線に沿った断面図、第２図は従来
の半導体メモリ装置を示す図で、第２図（Ａ）は要部平
面図、第２図（Ｂ）は第２図（Ａ）のａ−ａ′線に沿っ
た断面図である。 １・・・・・・ビット線を構成する導電体、２・・・・
・・ビット線に接続されたドレイン部、３・・・・・・
ワード線を構成するゲート電極、４・・・・・・ゲート
絶縁膜、５・・・・・・セルプレート電極、６・・・・
・・セル罰分離用絶縁膜、７・・・・・・層間絶縁膜、
８・・・・・・基板、９・・・・・メモリセルのソース
部、１ｏ・・・・・・メモリセルの電荷蓄積部、１１・
・・・・・メモリセルキャパシタを構成する絶縁膜、１
２・・・・・・ビット線とドレイン部を接続するコンタ
クト窓、１３・・・・・・ソース部９と電荷蓄積部１０
を接続するコンタクト窓、１４・・・・・・基板中に形
成されたトレンチ部。
Claims (1)
- 一導電型半導体基板に形成されたトレンチと、前記トレ
ンチ底部の少なくとも一部に形成された前記半導体基板
とは反導電型のソース部と、前記ソース部表面の少なく
とも周辺部を含みかつ少なくとも前記トレンチ内壁に形
成されたゲート絶縁膜と、前記トレンチ内部に形成され
たゲート電極と、前記ゲート電極上に形成された層間絶
縁膜と、前記層間絶縁膜上に形成された電荷蓄積部と、
前記電荷蓄積部上に形成された絶縁膜と、前記絶縁膜上
に形成されたセルプレート電極を備え、前記電荷蓄積部
が前記ソース部と接続されていることを特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026519A JPH03230564A (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026519A JPH03230564A (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230564A true JPH03230564A (ja) | 1991-10-14 |
Family
ID=12195726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026519A Pending JPH03230564A (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094520A1 (en) * | 1999-10-22 | 2001-04-25 | STMicroelectronics, Inc. | Radiation hardened semiconductor memory |
-
1990
- 1990-02-06 JP JP2026519A patent/JPH03230564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094520A1 (en) * | 1999-10-22 | 2001-04-25 | STMicroelectronics, Inc. | Radiation hardened semiconductor memory |
| US6455884B1 (en) | 1999-10-22 | 2002-09-24 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory with active isolation regions |
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