JPH0319281A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH0319281A JPH0319281A JP1153469A JP15346989A JPH0319281A JP H0319281 A JPH0319281 A JP H0319281A JP 1153469 A JP1153469 A JP 1153469A JP 15346989 A JP15346989 A JP 15346989A JP H0319281 A JPH0319281 A JP H0319281A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- cell
- insulating film
- charge storage
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ七ルに関するものである。
従来の技術
近年、半導体メモリ装置の高密度化が進み、特にＤＲＡ
Ｍめ高集積化，高密度体は見覚ましいものがある。この
ようなＤＲＡＭの発展はそのチップサイズの半分以上の
面積を占めるメモリ七ルの高密度化技術の発展に負う所
が大きい。第２図はそのようなメモリセルのＰ例である
。
Ｍめ高集積化，高密度体は見覚ましいものがある。この
ようなＤＲＡＭの発展はそのチップサイズの半分以上の
面積を占めるメモリ七ルの高密度化技術の発展に負う所
が大きい。第２図はそのようなメモリセルのＰ例である
。
図中１はシリコン基板，２は素子分離領域、３はビット
線を構成するドレイン、４は電荷蓄積ノードを構成する
ソース、５は信号読み出し用ＭＯＢトランジスタのゲー
ト絶縁膜、６はワード線を構成する例えばポリシリコン
で形成されたゲート電極、７は電荷蓄積用ポリシリコン
電極、８は電荷蓄積用キャパシタ絶縁膜、９はポリシリ
コンを用いたセルプレート電極、１ｏはビット線を構成
する例えばアルミで形成された配線、１１は眉間絶縁膜
、１２は１０のビット線を３のドレインに接続するため
のコンタクト窓、１３は７の電荷蓄積用電極を４のソー
スへ接続するためのコンタクト窓である。これはいわゆ
る積み上げ型メモリセμ（スタック型メモリセｌｖ）で
ある。
線を構成するドレイン、４は電荷蓄積ノードを構成する
ソース、５は信号読み出し用ＭＯＢトランジスタのゲー
ト絶縁膜、６はワード線を構成する例えばポリシリコン
で形成されたゲート電極、７は電荷蓄積用ポリシリコン
電極、８は電荷蓄積用キャパシタ絶縁膜、９はポリシリ
コンを用いたセルプレート電極、１ｏはビット線を構成
する例えばアルミで形成された配線、１１は眉間絶縁膜
、１２は１０のビット線を３のドレインに接続するため
のコンタクト窓、１３は７の電荷蓄積用電極を４のソー
スへ接続するためのコンタクト窓である。これはいわゆ
る積み上げ型メモリセμ（スタック型メモリセｌｖ）で
ある。
このメモリセμはワード電極６を論理電圧”Ｈ”にする
ことによう、１ｏのビット線の情報を３のドレインから
４のソースを通して、７，８．９から或るメモリセルキ
ャパシタに蓄積したシ（書き込み動作）、あるいは書き
込まれたメモリ七ルキャパシタの情報を１０のビット線
に読み出す←読み出し動作）という動作を行なう。
ことによう、１ｏのビット線の情報を３のドレインから
４のソースを通して、７，８．９から或るメモリセルキ
ャパシタに蓄積したシ（書き込み動作）、あるいは書き
込まれたメモリ七ルキャパシタの情報を１０のビット線
に読み出す←読み出し動作）という動作を行なう。
このメモリセルは従来のプレーナ型七ｐよシキャパシタ
面積を大きくとることができ、かつ、トレンチ型七μの
様な高度なプロセス技術を必要としない。
面積を大きくとることができ、かつ、トレンチ型七μの
様な高度なプロセス技術を必要としない。
発明が解決しようとする課題
しかし上述の従来例では、プレーナ型七ルよシは大きな
キャパシタ面積を得ることはできるが、電荷蓄積用ポリ
シリコン電極の上部シよび側面のみでキャパシタを形成
するため動作マージンを確保するための充分なセル容量
を得ることは困難であった。
キャパシタ面積を得ることはできるが、電荷蓄積用ポリ
シリコン電極の上部シよび側面のみでキャパシタを形成
するため動作マージンを確保するための充分なセル容量
を得ることは困難であった。
本発明は上記従来の問題点の解決を図るものであシ、よ
シー層キャパシタ面積の大きい半導体メモリセノレを提
供することを目的とする。
シー層キャパシタ面積の大きい半導体メモリセノレを提
供することを目的とする。
課題を解決するための手段
この目的を達或するために、本発明のメモリ七ルは、読
み出し用ＭＯＳトランジスタのソースと第１のゲート酸
化膜をはさんでセルプレート電極を有し、前記セルプレ
ート電極に設けられた開口部の周囲及び前記セルプレー
ト電極の上部に形成された第２のゲート酸化膜をはさん
で電荷蓄積用電極を有し、前記電荷蓄積用電極が前記セ
ルプレートに設けられた開口部を介して前記ソースと接
するという構成を有している。
み出し用ＭＯＳトランジスタのソースと第１のゲート酸
化膜をはさんでセルプレート電極を有し、前記セルプレ
ート電極に設けられた開口部の周囲及び前記セルプレー
ト電極の上部に形成された第２のゲート酸化膜をはさん
で電荷蓄積用電極を有し、前記電荷蓄積用電極が前記セ
ルプレートに設けられた開口部を介して前記ソースと接
するという構成を有している。
作 用
本発明のメモリ七ルによれば、セルプレート電極の上面
かよび側面だけでなく、セルプレート電極に設けられた
開口部の周囲およびセルプレート電極の下面をもキャパ
シタ部として活用しているため、セル容量を太き〈する
ことが可能となう，動作マージンの大きいメモリセルを
得ることができる。
かよび側面だけでなく、セルプレート電極に設けられた
開口部の周囲およびセルプレート電極の下面をもキャパ
シタ部として活用しているため、セル容量を太き〈する
ことが可能となう，動作マージンの大きいメモリセルを
得ることができる。
実施例
以下、本発明のメモリセ〃の実施例について図面を参照
しながら説明する。第１図は本発明の一実施例を示す断
面図である。図中の記号は全て従来例の説明と同じであ
る。図からもわかるようにセルプレート電１！ｉ９を電
荷蓄積用ポリシリコン電極７よシも下層に配置し、かつ
、電荷蓄積用ポリシリコン電極７をセルプレート電ｆＭ
９に設けた開口部を介してソース４に接ないでいるため
、セルプレート電極９の周囲が効果的にキャパシタとし
て利用できている。
しながら説明する。第１図は本発明の一実施例を示す断
面図である。図中の記号は全て従来例の説明と同じであ
る。図からもわかるようにセルプレート電１！ｉ９を電
荷蓄積用ポリシリコン電極７よシも下層に配置し、かつ
、電荷蓄積用ポリシリコン電極７をセルプレート電ｆＭ
９に設けた開口部を介してソース４に接ないでいるため
、セルプレート電極９の周囲が効果的にキャパシタとし
て利用できている。
発明の効果
以上のように本発明のメモリ七μを用いれば、七ｐプレ
ート電極の周囲を効率良くセルキャパシタとして利用で
きるため、セル容量が大きく動作マージンの大きいメモ
リセルを得ることができる。
ート電極の周囲を効率良くセルキャパシタとして利用で
きるため、セル容量が大きく動作マージンの大きいメモ
リセルを得ることができる。
第１図は本発明のメモリ七〃の一実施例を説明するため
の断面図、第２図は従来例を説明するための断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・素子分離
領域、３・・・・・・ビット線を構成するドレイン、４
・・・・・・電荷蓄積ノードを構成するソース、５・・
・・・・ＭＯＳトランジスタのゲート酸化膜、６・・・
・・・ＭＯＳ｝ヲンジスタのゲート電極、７・・・・・
・電荷蓄積用ポリシリコン電極、８・・・・・・電荷蓄
積用キャパシタ絶縁膜、９・・・・・・ポリシリコンを
用いたセルプレート電極、１０・・・・・・ビット線を
構成するアルミ配線、１１・・・・・・層間絶縁膜、１
２・・・・・・ビット線をドレインに接続するためのコ
ンタクト窓、１３・・・・・・電荷蓄積用電極をワース
ヘ接続するためのコンタクト窓。
の断面図、第２図は従来例を説明するための断面図であ
る。 １・・・・・・シリコン基板、２・・・・・・素子分離
領域、３・・・・・・ビット線を構成するドレイン、４
・・・・・・電荷蓄積ノードを構成するソース、５・・
・・・・ＭＯＳトランジスタのゲート酸化膜、６・・・
・・・ＭＯＳ｝ヲンジスタのゲート電極、７・・・・・
・電荷蓄積用ポリシリコン電極、８・・・・・・電荷蓄
積用キャパシタ絶縁膜、９・・・・・・ポリシリコンを
用いたセルプレート電極、１０・・・・・・ビット線を
構成するアルミ配線、１１・・・・・・層間絶縁膜、１
２・・・・・・ビット線をドレインに接続するためのコ
ンタクト窓、１３・・・・・・電荷蓄積用電極をワース
ヘ接続するためのコンタクト窓。
Claims (1)
- 一導電型を有する半導体基板上に形成されたＭＯＳトラ
ンジスタのドレイン側がビット線を構成し、ソース側が
電荷蓄積用ノードを構成する半導体メモリセルにおいて
、前記ソースの上に第１のゲート絶縁膜を有し、前記第
１のゲート絶縁膜の上にセルプレート電極を構成する導
電性電極を有し、前記セルプレート電極に設けられた開
口部の周囲および前記セルプレート電極の上部に第２の
ゲート絶縁膜を有し、前記第２のゲート絶縁膜上に電荷
蓄積用電極を構成する導電性電極を有し、前記電荷蓄積
用電極が前記セルプレート電極に設けられた開口部を介
して前記ソースと接していることを特徴とする半導体メ
モリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153469A JPH0319281A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153469A JPH0319281A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319281A true JPH0319281A (ja) | 1991-01-28 |
Family
ID=15563251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153469A Pending JPH0319281A (ja) | 1989-06-15 | 1989-06-15 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165520A (ja) * | 2010-02-10 | 2011-08-25 | Toshiba Corp | 車両、電子機器、及びコネクタ |
-
1989
- 1989-06-15 JP JP1153469A patent/JPH0319281A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165520A (ja) * | 2010-02-10 | 2011-08-25 | Toshiba Corp | 車両、電子機器、及びコネクタ |
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