JPH02246334A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば不揮発性半導体メモリのエンデユラ
ンス（書き込みおよび消去の繰り返し回数）特性、さら
にトンネル酸化膜の絶縁破壊特性が改善されるようにし
た半導体装置の製造方法に関する。

〔従来の技術及び発明が解決しようとする課題〕ＥＸ　
ＦＲＯＭにあっては、書き込みおよび消去の繰り返し回
数が増加するにしたがって、スレッショルド電圧Ｖ７が
低下するものであり、■、ウインドが狭まる性質を有す
る。そして、このスレッショルド電圧Ｖ、の低下は、ト
ンネル酸化膜が薄い程少なくなり、良好なエンデユラン
ス特性を有するようになるものであるが、トンネル酸化
膜を薄くするように構成すると、この酸化膜の欠陥密度
が増加するようになると考えられる絶縁破壊寿命が弱く
なる傾向にある。

そこで、エンデユランス特性および絶縁破壊寿命特性を
同時に改善できる技術の開発が期待されており、その為
に本発明者達は共に特願昭６２−２７５４９１号に示さ
れる技術を提案した。

本発明は、そのような背景のもとで創案されたものであ
り、半導体基板上に形成される酸化膜の膜質を改善する
ことにより、例えば不揮発性半導体メモリにおけるエン
デユランス特性および絶縁破壊寿命特性をより一層改善
することを目的としている。

置の製造方法は、 半導体基板の表面上に酸化膜を形成する工程と、窒素系
の反応ガスが導入されたチャンバ内にて急速に加熱して
窒化を行い、前記酸化膜の両面に窒化酸化膜を形成する
工程と、 前記チャンバ内を減圧すると共に加熱を行い、前記窒化
酸化膜中の未反応残留物を除去する工程と を備えることを特徴としている。

又、未反応残留物を除去する工程は、 前記チャンバ内に不揮発性ガスを導入すると共に加熱を
行い、前記窒化酸化膜中の未反応残留物を除去する工程
としても良い。

又、前記窒化における窒化時間しおよび窒化温度ｙの関
係が、 ｙ≦−１６２ｌｏｇｔ＋１３９２ 上式を満足するようにしても良い。

〔課題を解決するための手段〕

上記の目的を達成する為に、本発明の半導体装〔実施例
〕 以下、図面を参照してこの発明の一実施例を説明する。

第１図はＥ”　ＦＲＯＭのトンネル酸化膜を形成する工
程を示しているもので、まず、シリコン半導体ウェハが
処理用のチャンバ内に設定される。そして、このように
半導体ウェハがチャンバ内に設定された状態で、このチ
ャンバ内を減圧排気する第１の工程１１を実行する。こ
のようにしてチャンバ内が真空状態に排気されたならば
、このチャンバ内に第２の工程１２で示すようにＨ３゜
ＨＣｆ等の反応ガスを導入し、このチャンバ内を昇温す
る第３の工程１３を実行するもので、この第３の工程１
３によって、半導体ウェハの表面に空気中や薬品処理に
よって形成された質の悪い自然酸化膜を除去する。例え
ば、この第３の工程１３にあっては、１１５０“Ｃの温
度で６０秒間の処理が行われる。そして、このような自
然酸化膜の除去処理が行われたならば、第４の工程１４
で降温動作が実行される。

このようにしてチャンバ内の温度が降下されたならば、
第５の工程１５でチャンバ内を減圧排気し、さらに第６
の工程１６でチャンバ内にＯｘ（酸素）を導入する。こ
のようにチャンバ内の半導体ウェハが酸素雰囲気内に設
定されたならば、第７の工程１７でこのチャンバ内の半
導体ウェハを昇温し、この半導体ウェハの表面にシリコ
ン酸化膜を形成させるようにする。この場合、この工程
１７における昇温処理は、例えばハロゲンランプを用い
て行い、急速に昇温されるようにし、半導体ウェハの表
面を急速酸化させることによって、シリコン酸化膜が形
成されるようにしている。

ここで、この第７の工程１７における昇温・酸化処理は
、例えば１１５０℃で行われ、７０〜９０人の膜厚のシ
リコン酸化膜が形成されるようにしている。

このように半導体ウェハの表面にシリコン酸化膜が形成
されたならば、上記チャンバ内を第８の工程１８で降温
し、さらに第９の工程１９で減圧排気する。

このようにシリコン酸化膜が表面に形成されたシリコン
半導体ウェハの設定されるチャンバ内には、次の第１Ｏ
工程２０で窒化反応ガスＮＨ，を導入する。そして、第
１１工程２１で例えばハロゲンランプを用いた急速加熱
手段によって急速昇温させ、急速窒化させる。この窒化
工程は、例えば１１５０°Ｃで１０秒間行われる。この
ようにして窒化処理が行われたならば、第１２工程２２
で降温処理し、さらに第１３工程２３においてチャンバ
内を１０−”Ｔｏｒｒ〜数十Ｔ　ｏｒｒ程度まで減圧す
るか、窒素等の不活性ガスを導入する。そして、第１４
工程２４においてハロゲンランプを用いた２、速加熱手
段によって、９００〜１２００″Ｃにまで３０〜３００
秒間に急速昇温させ、安定化処理を行う、その後、第１
５工程２５で降温処理し、さらに第１６エ程２６でチャ
ンバ内に窒素を導入・し、半導体ウェハを取り出すよう
にする。

第２図は上記のようなトンネル酸化膜の形成処理を行う
装置の概略的な構成を示しているもので、石英チャンバ
３１内にシリコン半導体ウェハ３２が挿入され、支持設
定されるようになっている。

このチャンバ３１にはガス導入口３３および３４が形成
され、導入口３３からＮ８が導入され、導入口３４から
ＮＨ，，０，、Ｈ，、ＣＩ！、等の反応ガスが選択的に
導入されるようになっている。そして、このチャンバ３
１にはさらに排出口３５が形成されていて、この排出口
３５から図示されない真空ポンプによって、チャンバ３
１内が選択的に減圧排気処理されるようにしている。

ここで、上記石英チャンバ３１の外周部には、ハロゲン
ランプ３６による加熱機構が設けられているもので、こ
のハロゲンランプ３６によってシリコン半導体ウェハ３
２が急速に加熱制御されるようにしている。

尚、詳細は図示されていないが、石英チャンバ３１内で
上記加熱温度が観測されているものであり、その加熱温
度が目標温度状態に設定されるようにハロゲンランプ３
６が制御されるものである。

また、加熱源としては、ハロゲンランプに代わりアーク
ランプが適宜使用でき、ランプアニールによる急速加熱
が可能となる。

第３図は第１図で示したトンネル酸化膜の形成処理作業
における各工程の温度状態およびチャンバ３１内の気圧
の状態を示している。尚、第１３工程２３は減圧処理し
たものを示している。

第４図は上記のようにしてトンネル酸化膜の形成される
Ｅ”　ＦＲＯＭの１記憶素子部分の断面構成を示してい
るもので、シリコン半導体基板４１の主表面部に対応し
て形成されたソース４２およびドレイン４３の領域部に
対応して、たとえばドライ０２中で熱酸化し、２００〜
５００人（７）ＳｉＯ。

を形成し、ゲート絶縁膜４４を形成する０次に、このゲ
ート絶縁膜４４を部分的に除去し、本発明によるトンネ
ル酸化膜４６を形成する。そして、ゲート絶縁膜４４を
介してポリシリコンによるフローティングゲート４５が
形成されている。尚、このフローティングゲート４５は
、いわゆるＬＰＣＶＤ法にて１５００〜４０００人のＰ
ｏ１ｙＳｉを形成し、引き続き９００〜１０００℃でＰ
ＯＣ／！３不純物拡散源、またはイオン注入でリン、Ａ
ｓ等を導入し、写真しょっこく法にて形成する。そして
、このフローティングゲート４５と上記ドレイン４３と
の間に、シリコン酸化薄膜によってトンネル酸化膜４６
が形成されるようにしている。そして、上記フローティ
ングゲート４５の上に、熱酸化によりフローティングゲ
ート４５を酸化して形成された絶縁膜４７を介し、ポリ
シリコンによるコントロールゲート４８が形成されるも
のである。尚、このコントロールゲート４８はフローテ
ィングゲート４５と同様に形成できる。

このように構成されるＥ”　ＦＲＯＭにあっては、７０
〜９０人程度のトンネル酸化膜４６を通して、電子をフ
ローティングゲート４５に出し入れすることによって、
データの書き込みおよび消去動作が行われる。

例えば、フローティングゲート４５に電子を入れるデー
タの書き込み動作時にあっては、コントロールゲート４
８に１８〜２５Ｖの電圧を印加設定し、ドレイン４３、
ソース４２、および基板４１をＯｖに設定する。また、
消去のためにフローティングゲート４５から電子を抜く
ためには、コントロールゲート４８、ソース４２および
基板４１を０■に設定し、ドレイン４３に１８〜２５Ｖ
の電圧を印加設定するものである。

このようなＥ”　ＦＲＯＭにおいて、高電圧の制御によ
ってデータの書き込みおよび消去のデバイス動作を円滑
に実行させるためには、トンネル酸化膜４６が重要とな
る。

上記のようにして形成されるようになるトンネル酸化膜
４３にあっては、その構造は第５図で示すバンドタイア
ゲラムのようになるものであり、トンネル酸化膜の表面
およびシリコン基板の界面側が、ナイトライデッドオキ
サイド化（窒化酸化）された構造となる。したがって、
この図の破線で示すように、このトンネル酸化膜が酸化
シリコン（ＳｉＯ□）膜のみによる場合よりも、このト
ンネル酸化膜の表面および界面部でのトンネル部のバリ
アハイドが低くされるようになる。

このような、シリコン酸化膜の両面にナイトライデッド
オキサイドの膜が形成されるような３層構造とされるト
ンネル酸化膜は、前記第７の工程１７で形成されたシリ
コン酸化膜を、第１０工程２０、さらに第２１工程２１
で示すように、ＮＨ。

ガス雰囲気で、ハロゲンランプによって急速加熱するこ
とにより、構成できるものである。

例えば、文献（Ｙａｓｕｓｈｉ　Ｎａ１ｔｏ　ｅｔ　ａ
ｌ、　Ｊ、　Ｖａｃ。

Ｔｅｃｈｎｏｌ、　　Ｂ　５　（３）　、　Ｍａｙ／Ｊ
ｕｎ　１９Ｂ？　、　　Ｐ６３３）においては、上記の
ような窒化手段が示されているもので、窒化時間の短い
ときは、シリコン酸化膜の表面および界面にナイトライ
デッドオキサイドが形成され、時間の経過と共に酸化膜
全体がナイトライデッドオキサイド化されるようになる
。

そして、このことは本件発明者等においても確認された
。

そして、第５図で示されたようにナイトライデッドオキ
サイド層を両面に有する３Ｎ構造のトンネル酸化膜とし
た場合、この絶縁膜の電子トラップ量が少なくなり、か
つこのトンネル酸化膜が酸化シリコンのみの場合のとき
よりも、絶縁破壊特性が優れたものとなることが確認さ
れた。

第６図はその実験により得られた結果を示しているもの
で、この例は電流密度Ｊが“Ｊ−６４ｍＡ／ｃｄ″とし
、トンネル酸化膜の厚さＴ。Ｘが８０人の場合である。

すなわち、この第６図から明らかなように、曲線Ａで示
す例は、急速窒化時間を“０秒”とした場合であり、実
質的に象、連室化工程が行われなかった例であり、時間
の経過と共に電圧Ｖｇが増加する。ここで、電圧Ｖｇは
トンネル酸化膜中にトラップされた電荷量に対応するも
のである。

これに対して、温度１１５０°Ｃで１０秒間急速窒化し
た場合、および同温度で３０秒間急速窒化した場合には
、この図で曲ｆ％ＩＢおよびＣで示すように、Ｖｇがほ
とんど増加しない、しかし、曲線りで示すように１００
秒間急速窒化処理を行うと、急速にＶｇが増加するよう
になる。

両面にナイトライデッドオキサイドの層を有する３層構
造となった場合には、電子のトラップ量が少ない状態に
保たれるものであり、エンデユランス特性におけるスレ
ッシシルト電圧の低下は少ないものであり、データの書
き込みおよび消去の繰り返し回数が増加しても、その書
き込みおよび消去特性が安定に保たれるようになる。

第７図はエンデユランス特性の状態を示したもので、こ
の図においてＡはトンネル酸化膜の厚さが１００人で、
１１５０°Ｃで３０秒間急速窒化した場合のものであり
、スレッショルド電圧■、が書き込みおよび消去を繰り
返してもほとんど低下しない、これに対してＢで示す急
速窒化を行わず、ナイトライデッドオキサイド層が存在
しない場合には、書き込みおよび消去動作の繰り返しと
共に、スレッショルド電圧Ｖｔが低下し、■、ウィンド
が狭くなるものである。この図から急速窒化を行えば■
７の変動を抑制できるという傾向がわかる。

このように、トンネル酸化膜の両面にナイトライデッド
オキサイド層を有する３層構造を形成することにより、
エンデユランス特性および絶縁破壊寿命特性が改善され
るものであるが、本実施例においては第１３．１４工程
２３．２４にて説明したように、急速窒化（工程２１）
の後に加熱工程を行っており、それらの特性がさらに改
善される。以下にそのことを説明する。

第１１工程２１にて急速窒化した後のトンネル酸化膜中
には、未反応のＮＨｘ、水素、Ｈａｌｏ化合物等が残留
しており、これらの残留物が膜中に含まれた状態である
と５．電子のトラップが増加するようになり、電子のト
ラップにより絶縁破壊時間が短くなるという不具合があ
る。しかしながら、本実施例によると、加熱工程を行う
ことにより、第９図（ａ）〜（Ｃ）に示すように前述し
た未反応の残留を物を効果的に除去できる。第８図はオ
ージェ分析によりトンネル酸化膜の深さ方向の窒素濃度
を測定したグラフであり、（９）は第１１工程２１にお
ける窒化温度が１０５０℃である試料についての特性、
（ｂ）は１１５０℃の特性、（Ｃ）は１２５０℃の特性
である。又、図中点線は加熱工程を施さない試料につい
ての特性であり、実線は加熱工程を施した試料について
の特性である。尚、この実験は電気炉を用いて１ｏｏｏ
℃にて１０分間、加熱工程を行ったものである。この図
かられかるように、加熱工程を施した試料は、施さない
試料より膜中の窒素濃度が低くなっており、その傾向は
窒化温度が高い試料はど顕著である。ここで、膜中の水
素濃度はその原子が軽い為に実測できないが、第９図か
ら窒素が除去されていることにより、窒素原子より小さ
な水素原子はより効果的に除去されていると判断できる
。

このように加熱工程によりトンネル酸化膜中の未反応残
留物を除去できるので、電子のトラップ量を低減するこ
とができ、延いてはＥ”　ＦＲＯＭの特性を良好になら
しめる。尚、第１３工程２３において減圧と不活性ガス
との両工程を比較した場合、減圧を行った方が十分に未
反応残留物を除去できるので、望ましい。

ところで、シリコン酸化膜を急速窒化処理することによ
って、この酸化膜の両面にナイトライデッドオキサイド
層を形成するような３Ｎ構造のトンネル酸化膜とした場
合、エンデユランス特性、さらに絶縁破壊寿命特性が改
善されるのは、次のような理由からと思われる。

すなわち、トンネル酸化膜部分がシリコン酸化膜のみに
よって構成された場合には、Ｓｌ基板と上記トンネル酸
化膜を構成するＳｉｎ、との界面近傍に、歪んだいわゆ
る５ｔ−Ｏのトラップの原因といわれるストレインボン
ドが存在するが、急速窒化処理を行い、ある量の窒化酸
化膜（ナイトロオキサイド）が界面近傍に形成されると
、この界面部の歪が減少し、トラップの減少現象がおこ
ると考えられる。さらに、このナイトライデッドオキサ
イドは酸化膜よりもバリアハイドが低いものであり、し
たがって全体としてトンネル膜が厚いにもかかわらず、
見掛は上で薄い膜として考えられるようになり、上記理
由によるトラップの原因と言われるストレインボンドが
存在するが、急速窒化処理を行い、ある量の窒化酸化膜
（ナイトロオキサイド）が界面近傍に形成されると、こ
の界面部の歪が減少し、トラップの減少現象がおこると
考えられる。さらに、このナイトライデッドオキサイド
は酸化膜よりもバリアハイドが低いものであり、したが
って全体としてトンネル膜が厚いにもかかわらず、見掛
は上で薄い膜として考えられるようになり、上記理由に
よるトラップの減少とあわせてさらにトラップが少なく
なるものと考えられる。

しかしながら、全体がナイトライデッドオキサイド化さ
れると歪が増え、トラップ量が著しく増加するくように
なり、最適範囲が存在することがわかった。

第９図は、窒化（ＲＴＮ）温度ｙと急速窒化（ＲＴＮ）
時間むとの関係を表す実測データであり、実験はＹＨＰ
製４１４０Ｂのパラメータアナライザ装置を用いて、室
温にてゲートに正電位を印加して電流密度Ｊ　＝　６４
　ｍＡ／ｃＪの電流を流し、ＴＤＤＢ絶縁破壊時間を測
定した。尚、使用した資料のトンネル酸化膜厚は、８０
±１０人であり、又、このトンネル酸化膜には前述した
第１３．１４工程２３．２４による加熱工程を施しであ
る。

トンネル酸化膜を窒化することなく形成した試料の平均
破壊時間を１として、図中プロットは破壊時間が１より
小さいもの、−里人プロットは１より大きいもの、二里
人プロットは２より大きい（２倍の破壊時間）もの、三
里人プロットは３より大きいものを示している。この図
かられかるように、略 ｙ≦−１６２４１！ｏｇｔ＋１３９２ の関係を満足するような領域では、トンネル酸化膜を窒
化することなく形成した試料よりその破壊時間を長くす
ることができ、特性を改善できる。

以上、本発明を上述した実施例を用いて説明したが、本
発明はそれに限定されることなく、その主旨を逸脱しな
い限り例えば以下に示す如く種り変形可能である。

（１）本発明により形成されるナイトライデッドオキサ
イド（窒化酸化）膜はＥ”　ＦＲＯＭ以外の、例えばＥ
ＰＲＯＭ等のゲート絶縁膜、あるいは電極層周辺の絶縁
膜としても適用可能であり、その場合には、前述の第１
３．１４工程２３．２４の加熱工程による効果として、
膜中の未反応残留物を除去することにより界面準位を低
減でき、しきい値電圧Ｖ？Ｈの変動を抑制できるという
ことが期待できる。

（２）第１図に示した工程において、第１〜５工程１１
〜１５を行うことにより、空気中や薬品による洗浄工程
等で半導体ウェハ表面に形成された質の悪い５〜１５％
程度の自然酸化膜を除去できるものであるが、これらの
工程は特に必要なものではない。

（３）又、第５．９工程１５．１９において、減圧排気
の代わりに、使用ガスまたは不活性ガスによる押し出し
パージを行ってもよい。

〔発明の効果〕

以上述べたように本発明によると、窒化酸化膜に対して
、減圧または不活性ガスを導入した上で加熱を行ってい
るので、膜質を改善することができ、例えば不揮発性半
導体メモリにおけるエンデユランス特性および絶縁破壊
寿命特性をより一層改善することができるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る不揮発性半導体メモ
リの特にトンネル酸化膜部分の製造処理工程を説明する
図、第２図は上記製造処理を実行する装置の構成を説明
する図、第３図は上記処理工程におけるチャンバ内の温
度および圧力の状態を経時的に示す図、第４図はＥ”　
ＦＲＯＭの記憶素子部を説明する断面構成図、第５図は
上記素子のバンドダイアグラムを示す図、第゛６図はト
ラップ量の状態を実験して得た結果を示す図、第７図は
この発明に係るメモリのエンデユランス特性を従来例と
対比して示す図、第８図（ａ）〜（Ｃ）はスパッタ時間
と窒素濃度との関係を表す特性図、第９図は良好な３層
構造が得られるための窒化温度と急速窒化時間との関係
条件を示す図である。 ３１・・・石英チャンバ、３２・・・半導体ウェハ、３
６・・・ハロゲンランプ、４１・・・シリコン半導体基
板。 ４２・・・ソース、４３・・・ドレイン、４４・・・絶
ｕｌ！。 ４５・・・フローティングゲート、４６・・・トンネル
酸化膜、４８・・・コントロールゲート。 １Ｎ４　　図 代理人弁理士　　岡　部　　　隆 （ほか１名） １１！５図 第 図 １Ｅ！込と・シ肝・回畝 ｇ７図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板の表面上に酸化膜を形成する工程と、 窒素系の反応ガスが導入されたチャンバ内にて急速に加
   熱して窒化を行い、前記酸化膜の両面に窒化酸化膜を形
   成する工程と、 前記チャンバ内を減圧すると共に加熱を行い、前記酸化
   膜および窒化酸化膜中の未反応残留物を除去する工程と を備えることを特徴とする半導体装置の製造方法。
2. （２）請求項１における前記未反応残留物を除去する工
   程に代えて、前記チャンバ内に不揮発性ガスを導入する
   と共に加熱を行い、前記酸化膜および窒化酸化膜中の未
   反応残留物を除去する工程を備えることを特徴とする半
   導体装置の製造方法。
3. （３）前記窒化における窒化時間ｔおよび窒化温度ｙの
   関係が、 ｙ≦−１６２ｌｏｇｔ＋１３９２ 上式を満足するものである請求項１又は２のいずれかに
   記載の半導体装置の製造方法。