JPH02246368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02246368A JPH02246368A JP1068642A JP6864289A JPH02246368A JP H02246368 A JPH02246368 A JP H02246368A JP 1068642 A JP1068642 A JP 1068642A JP 6864289 A JP6864289 A JP 6864289A JP H02246368 A JPH02246368 A JP H02246368A
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- impurity layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＭＯＳデバイス等をＳＯ■基板に形成する半導体装置
の製造方法に関し、 ■ＳＯＩ基板を使ったデバイスの製造工程中で生じる結
晶欠陥を抑え、かつ■ＳＯＩ基板の表面不純物濃度を容
易に低くできる半導体装置の製造方法の提供を目的とし
、 第１半導体ウェハの第１の主面、及び第２半導体ウェハ
の第１の主面の少なくとも一方に、絶縁層を形成する工
程と、 該第１半導体ウェハの第１の主面とは対向する面に導電
型不純物を添加して、不純物層を形成する工程と、 該第１半導体ウェハの第１の主面とは対向する面と、該
第２半導体ウェハの第１の主面とを張り合わせて基板を
作る工程と、 該基板の該第１半導体ウェハを、前記不純物層が露出す
るまで食刻除去する工程と、 露出した不純物層中に、該不純物層とは相異なる導電型
の不純物領域を形成する工程とを有して構成される。
の製造方法に関し、 ■ＳＯＩ基板を使ったデバイスの製造工程中で生じる結
晶欠陥を抑え、かつ■ＳＯＩ基板の表面不純物濃度を容
易に低くできる半導体装置の製造方法の提供を目的とし
、 第１半導体ウェハの第１の主面、及び第２半導体ウェハ
の第１の主面の少なくとも一方に、絶縁層を形成する工
程と、 該第１半導体ウェハの第１の主面とは対向する面に導電
型不純物を添加して、不純物層を形成する工程と、 該第１半導体ウェハの第１の主面とは対向する面と、該
第２半導体ウェハの第１の主面とを張り合わせて基板を
作る工程と、 該基板の該第１半導体ウェハを、前記不純物層が露出す
るまで食刻除去する工程と、 露出した不純物層中に、該不純物層とは相異なる導電型
の不純物領域を形成する工程とを有して構成される。
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ＣＭＯＳデバイス等をｓｏｒ基板に形成する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
近年、電子機器に求められる多機能化、小型化を背景に
して、半導体デバイスには高速化、高密度化が求められ
ている。しかし、さらに高速化。
して、半導体デバイスには高速化、高密度化が求められ
ている。しかし、さらに高速化。
高密度化を推進しようとすると、克服せねばならない課
題が現れた０例えばＣＭＯＳデバイスを高速化しようと
すると、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ５Ｆ
ＩＩ！Ｔとを近づけねばならないが、両者を近づけると
半導体基板に入るわずかなノイズが原因して、両ＰＥＴ
間に電流が流れ続ける、いわゆるラフチアツブ現象が発
生する。
題が現れた０例えばＣＭＯＳデバイスを高速化しようと
すると、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ５Ｆ
ＩＩ！Ｔとを近づけねばならないが、両者を近づけると
半導体基板に入るわずかなノイズが原因して、両ＰＥＴ
間に電流が流れ続ける、いわゆるラフチアツブ現象が発
生する。
前記課題を解決する有効な製造方法として、Ｓ０！（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板を用い
た技術がある。このＳ別基板は、シリコン層中にＳｉＯ
２等の絶縁膜がサンドインチされた構造をしており、例
えばＣＭＯＳデバイスに用いた場合、素子領域となるシ
リコン層の下部に既に−様なＳｉＯ□層が形成されてい
るので、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＩ
’ＥＴの間をトレンチ溝などで素子分離するだけで、確
実にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
とを絶縁分離できる。ＰチャネルＭＯＳＦＥＴとｎチャ
ネル問５ＰＥＴとが完全に絶縁分離されるから、両者を
接近させてもラッチアップ現象の発生はない。従って積
極的にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＩ
！Ｔとを近づけることができ、ＣＭＯＳデバイスのより
高速化、より高密度化を実現できる。以上のようにＳＯ
■基板は、ラッチアップ等の問題を解決する有効な手段
となる。しかしＳＯＩは、ＳｉＯ□とシリコンという熱
膨張係数の違う二つの材質からなるがゆえに、ＳＯＩ形
成後の工程から熱ストレスのかかる長時間高温加熱をな
くしたい。
ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板を用い
た技術がある。このＳ別基板は、シリコン層中にＳｉＯ
２等の絶縁膜がサンドインチされた構造をしており、例
えばＣＭＯＳデバイスに用いた場合、素子領域となるシ
リコン層の下部に既に−様なＳｉＯ□層が形成されてい
るので、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＩ
’ＥＴの間をトレンチ溝などで素子分離するだけで、確
実にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
とを絶縁分離できる。ＰチャネルＭＯＳＦＥＴとｎチャ
ネル問５ＰＥＴとが完全に絶縁分離されるから、両者を
接近させてもラッチアップ現象の発生はない。従って積
極的にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＩ
！Ｔとを近づけることができ、ＣＭＯＳデバイスのより
高速化、より高密度化を実現できる。以上のようにＳＯ
■基板は、ラッチアップ等の問題を解決する有効な手段
となる。しかしＳＯＩは、ＳｉＯ□とシリコンという熱
膨張係数の違う二つの材質からなるがゆえに、ＳＯＩ形
成後の工程から熱ストレスのかかる長時間高温加熱をな
くしたい。
それではこのＳＯＩについて、最近多用される張り合わ
せＳＯＩ技術をＣＭＯＳデバイスに適用した場合を例に
説明する。この張り合わせＳＱＩ技術は、二枚のシリコ
ンウェハの少なくとも一方のウェハの表面を熱酸化する
などして酸化膜を形成後、この表面酸化したウェハ同志
を重ねて接着する手順によってＳＯ■構造を作る技術で
ある。
せＳＯＩ技術をＣＭＯＳデバイスに適用した場合を例に
説明する。この張り合わせＳＱＩ技術は、二枚のシリコ
ンウェハの少なくとも一方のウェハの表面を熱酸化する
などして酸化膜を形成後、この表面酸化したウェハ同志
を重ねて接着する手順によってＳＯ■構造を作る技術で
ある。
第３図は、従来の張り合わせＳｏｔ基板の製造工程図で
ある０図中、１は第１半導体ウェハ、２は第２半導体ウ
ェハであり、３は酸化層である。また１０は基板であり
、第１半導体ウェハ１と第２半導体ウェハ２とを張り合
わせた後、研磨してできる。この基板ｌＯに対して不純
物４を添加して、不純物層４１中の浅い部分では高濃度
領域４５ができる。
ある０図中、１は第１半導体ウェハ、２は第２半導体ウ
ェハであり、３は酸化層である。また１０は基板であり
、第１半導体ウェハ１と第２半導体ウェハ２とを張り合
わせた後、研磨してできる。この基板ｌＯに対して不純
物４を添加して、不純物層４１中の浅い部分では高濃度
領域４５ができる。
工程（ａ）で、４００〜６００ｔ１ｍ厚の二枚のシリコ
ンウェハ（第１半導体ウェハ１．第２半導体ウェハ２）
の表面を酸化して、それぞれの表面に厚さｌｕｍ程度の
酸化層３を形成する０次いで工程（ｂ）で、この二枚の
シリコンウェハの酸化表面を互いに重ね合わせた後、ウ
ェハ表面に直接電界を印加してこの二枚を仮接着させる
。この後、例えば１１００°Ｃ２３０分間の条件でウェ
ハを完全に接着させて、シリコン層中に酸化層がサンド
インチされた構造の基板１０が形成される。工程（Ｃ）
で、素子領域として厚さ約３μｍだけ残し、前記基板の
片面を研磨除去する。工程（ｄ）では、素子領域となる
ｐ型不純物層４１．ｎ型不純物層４２を形成する。前記
基板１０の表面研磨した片面のうち、ｐ−Ｗａｌｌとな
る部分にはＢ” （ボロン）イオンを注入する。また
ｐ−Ｗｅｌｌとなる部分に隣接したｎ−Ｗｅｌｌとなる
部分にはＰ” （リン）イオンを注入する。この後、
１２００°Ｃ，３〜６時間加熱して、不純物層４１を拡
散させる。この不純物拡散によって、ｐ型不純物層４１
．ｎ型不純物層４２中に不純物濃度の濃淡ができ、図示
した高濃度８１３ｔｊ、４５ができる。以上の工程によ
り、第３図（ｄ）に示す構造の張り合わせＳｏ１基板に
ウェルが形成され、これに続いて、素子形成のための通
常工程を経て、所望の張り合わせＳＯＩ技術を利用した
ＣＭＯＳデバイスは完成する。
ンウェハ（第１半導体ウェハ１．第２半導体ウェハ２）
の表面を酸化して、それぞれの表面に厚さｌｕｍ程度の
酸化層３を形成する０次いで工程（ｂ）で、この二枚の
シリコンウェハの酸化表面を互いに重ね合わせた後、ウ
ェハ表面に直接電界を印加してこの二枚を仮接着させる
。この後、例えば１１００°Ｃ２３０分間の条件でウェ
ハを完全に接着させて、シリコン層中に酸化層がサンド
インチされた構造の基板１０が形成される。工程（Ｃ）
で、素子領域として厚さ約３μｍだけ残し、前記基板の
片面を研磨除去する。工程（ｄ）では、素子領域となる
ｐ型不純物層４１．ｎ型不純物層４２を形成する。前記
基板１０の表面研磨した片面のうち、ｐ−Ｗａｌｌとな
る部分にはＢ” （ボロン）イオンを注入する。また
ｐ−Ｗｅｌｌとなる部分に隣接したｎ−Ｗｅｌｌとなる
部分にはＰ” （リン）イオンを注入する。この後、
１２００°Ｃ，３〜６時間加熱して、不純物層４１を拡
散させる。この不純物拡散によって、ｐ型不純物層４１
．ｎ型不純物層４２中に不純物濃度の濃淡ができ、図示
した高濃度８１３ｔｊ、４５ができる。以上の工程によ
り、第３図（ｄ）に示す構造の張り合わせＳｏ１基板に
ウェルが形成され、これに続いて、素子形成のための通
常工程を経て、所望の張り合わせＳＯＩ技術を利用した
ＣＭＯＳデバイスは完成する。
ところで、一般に、イオン注入で形成した不純物層の深
さを３μｍ程度にまで深めるためには、上記の要領で長
時間高温加熱して不純物拡散する必要がある。従来は、
この不純物拡散を酸化層をシリコンで挟んだ、いわゆる
Ｓｏｌ構造ができた後に行っている。しかし、ＳＯＩ構
造完成後に長時間の高温加熱工程を含むと、シリコンと
酸化層との熱膨張率の違いから基板にバイメタル同様の
作用が起き、シリコン結晶中にストレスが蓄積され結晶
欠陥の発生を免れない０例えば、小電力で動作すること
を特徴としているＣＭＯＳ （相補型ＭＯ９）集積回路
の場合、このような結晶欠陥の発生が接合リーク電流を
増大させ、素子の劣化につながる。
さを３μｍ程度にまで深めるためには、上記の要領で長
時間高温加熱して不純物拡散する必要がある。従来は、
この不純物拡散を酸化層をシリコンで挟んだ、いわゆる
Ｓｏｌ構造ができた後に行っている。しかし、ＳＯＩ構
造完成後に長時間の高温加熱工程を含むと、シリコンと
酸化層との熱膨張率の違いから基板にバイメタル同様の
作用が起き、シリコン結晶中にストレスが蓄積され結晶
欠陥の発生を免れない０例えば、小電力で動作すること
を特徴としているＣＭＯＳ （相補型ＭＯ９）集積回路
の場合、このような結晶欠陥の発生が接合リーク電流を
増大させ、素子の劣化につながる。
一方、従来技術には不純物拡散の点でも問題がある。従
来のＳＯＩ技術では、Ｓｏｌ構造完成後にＳＯ■基板の
表面側から不純物を拡散するので、ＳＯＩ基板の表面付
近で特に不純物濃度が高くなる。−例として、第２図に
不純物拡散したシリコン層の濃度プロファイルを、横軸
に基板表面からの深さ。
来のＳＯＩ技術では、Ｓｏｌ構造完成後にＳＯ■基板の
表面側から不純物を拡散するので、ＳＯＩ基板の表面付
近で特に不純物濃度が高くなる。−例として、第２図に
不純物拡散したシリコン層の濃度プロファイルを、横軸
に基板表面からの深さ。
縦軸に各深さにおける不純物濃度をとって示す。
第２図によれば、基板の拡散面付近の不純物濃度が特に
高いことが明瞭である。 ＳＯＩに限らず、−般に素子
形成基板の表面濃度が高いと、エピタキシャル成長時に
オートドーピングが多くなって、デバイスの動作を鈍ら
せる原因になる。不純物拡散面から深い部分の不純物濃
度を高める方法は他にも知られているが、大規模な装置
が必要な上、工程が複雑である。
高いことが明瞭である。 ＳＯＩに限らず、−般に素子
形成基板の表面濃度が高いと、エピタキシャル成長時に
オートドーピングが多くなって、デバイスの動作を鈍ら
せる原因になる。不純物拡散面から深い部分の不純物濃
度を高める方法は他にも知られているが、大規模な装置
が必要な上、工程が複雑である。
以上述べた■Ｓｏｌ構造の半導体デバイスの製造工程中
で生じる結晶欠陥を抑え、かつ■Ｓｏｌ基板の表面不純
物濃度を容易に低くできる半導体装置の製造方法が待望
されていた。
で生じる結晶欠陥を抑え、かつ■Ｓｏｌ基板の表面不純
物濃度を容易に低くできる半導体装置の製造方法が待望
されていた。
問題となっていることは、従来のＳｏｌ技術では、ウェ
ハを張り合わせた後に不純物拡散のための高温長時間熱
処理が必要となり、この熱によってシリコン結晶中に結
晶欠陥が発生するために素子の劣化を惹起しがちである
ことと、ｓｏｙ基板表面付近での不純物濃度が高くなる
ためにエビ成長時にオートドーピングが生じてデバイス
の動作を鈍らせてしまうことの二点である。
ハを張り合わせた後に不純物拡散のための高温長時間熱
処理が必要となり、この熱によってシリコン結晶中に結
晶欠陥が発生するために素子の劣化を惹起しがちである
ことと、ｓｏｙ基板表面付近での不純物濃度が高くなる
ためにエビ成長時にオートドーピングが生じてデバイス
の動作を鈍らせてしまうことの二点である。
本発明は、従来技術が抱えるこれら二つの課題を一気に
解決しようとなされたものであり、■ＳＯＩ基板を使っ
たデバイスの製造工程中で生じる結晶欠陥を抑え、かつ
■ＳＯｔ基板の表面不純物濃度を容易に低くできる半導
体装置の製造方法の提供を目的としている。
解決しようとなされたものであり、■ＳＯＩ基板を使っ
たデバイスの製造工程中で生じる結晶欠陥を抑え、かつ
■ＳＯｔ基板の表面不純物濃度を容易に低くできる半導
体装置の製造方法の提供を目的としている。
この目的を達成するために、本発明では、第１半導体ウ
ェハの第１の主面、及び第２半導体ウェハの第１の主面
の少なくとも一方に、絶縁層を形成する工程と、該第１
半導体ウェハの第１の主面とは対向する面に導電型不純
物を添加して、不純物層を形成する工程と、該第１半導
体ウェハの第１の主面とは対向する面と、該第２半導体
ウェハの第１の主面とを張り合わせて基板を作る工程と
、該基板の該第１半導体ウェハを、前記不純物層が露出
するまで食刻除去する工程と、露出した不純物層中に、
該不純物層とは相異なる導電型の不純物領域を形成する
工程とを手段として有する。
ェハの第１の主面、及び第２半導体ウェハの第１の主面
の少なくとも一方に、絶縁層を形成する工程と、該第１
半導体ウェハの第１の主面とは対向する面に導電型不純
物を添加して、不純物層を形成する工程と、該第１半導
体ウェハの第１の主面とは対向する面と、該第２半導体
ウェハの第１の主面とを張り合わせて基板を作る工程と
、該基板の該第１半導体ウェハを、前記不純物層が露出
するまで食刻除去する工程と、露出した不純物層中に、
該不純物層とは相異なる導電型の不純物領域を形成する
工程とを手段として有する。
ｓｏｒ製造技術にまつわる結晶欠陥の発生は、製造工程
中の加熱によるシリコン結晶のストレスに起因するもの
である。従って、シリコン結晶中の結晶欠陥を減らすた
めには、ウェハを張り合わせた後の製造工程から長時間
の加熱をなくせばよい。
中の加熱によるシリコン結晶のストレスに起因するもの
である。従って、シリコン結晶中の結晶欠陥を減らすた
めには、ウェハを張り合わせた後の製造工程から長時間
の加熱をなくせばよい。
またシリコン基板に不純物を拡散させると、第２図のよ
うに、拡散面から浅い位置で不純物濃度は最も高くなる
。従って拡散面上は反対側の面をおもてにすれば、ｓｏ
ｙ基板表面付近の不純物濃度は低くできる。
うに、拡散面から浅い位置で不純物濃度は最も高くなる
。従って拡散面上は反対側の面をおもてにすれば、ｓｏ
ｙ基板表面付近の不純物濃度は低くできる。
本発明では、高温熱処理による不純物拡散工程をＳＯＩ
構造完成前に終えているので、熱ストレスがかからなく
なって、結晶欠陥が生じなくなる。
構造完成前に終えているので、熱ストレスがかからなく
なって、結晶欠陥が生じなくなる。
またウェハを裏側から削るので、表面不純物濃度は低く
でき、エビ成長時のオートドーピングを避けることがで
きる。
でき、エビ成長時のオートドーピングを避けることがで
きる。
以下、本発明の一実施例について、第１図を参照して説
明する。第１図は、本発明の一実施例に則した張り合わ
せＳＯＩ技術によるＣＭＯＳデバイスの製造工程図であ
る。図中、１は第１半導体ウェハ。
明する。第１図は、本発明の一実施例に則した張り合わ
せＳＯＩ技術によるＣＭＯＳデバイスの製造工程図であ
る。図中、１は第１半導体ウェハ。
２は第２半導体ウェハ、３は酸化層、４は不純物。
４１はｎ型不純物層、４２はｎ型不純物層、４５は高濃
度領域、１０は基板である。
度領域、１０は基板である。
第１図（ａ）参照： ６２５μｍ厚の面方位（１００
）のｎ型シリコンウェハを２枚用意し、このうち第１半
導体ウェハ１の表面から、ｐ−Ｗｅｌｌとなる領域には
Ｂ（ボロン）イオンを濃度１０”ｃｓ＋−”程度注入す
る。また、ｎ−Ｗｅｌｌとなる領域にはＰ（リン）イオ
ンを濃度１０１１０ｌ２”程度注入する。詳細に説明す
ると、用意した第１．第２半導体ウェハの表面を、酸化
または気相成長して、ウェハ表面に酸化層３を厚さ約０
．０２〜１０μｍに形成する。その後第１半導体ウェハ
の表面にイオン注入し、次いで１２００℃〜１２５０℃
、Ｎ、（窒素）雰囲気中で３時間加熱して不純物を拡散
させ、ｎ−Ｗｅｌ Ｉ ＋ ｐ−Ｗｅｌ １層を形成す
る。こうしてｐ型不純物層４１． ｎ型不純物層４２
は、約３μｍ〜５μｍの深さになる。不純物を拡散後、
ウェハの不純物注入面付近に、不純物濃度の高い高濃度
領域４５ができる。なお本実施例では、チャネリング防
止のためにウェハ表面に形成した酸化層を通してイオン
注入する。ただし酸化膜を通してイオン注入する方が好
ましいが、必ずしも必要ではない。
）のｎ型シリコンウェハを２枚用意し、このうち第１半
導体ウェハ１の表面から、ｐ−Ｗｅｌｌとなる領域には
Ｂ（ボロン）イオンを濃度１０”ｃｓ＋−”程度注入す
る。また、ｎ−Ｗｅｌｌとなる領域にはＰ（リン）イオ
ンを濃度１０１１０ｌ２”程度注入する。詳細に説明す
ると、用意した第１．第２半導体ウェハの表面を、酸化
または気相成長して、ウェハ表面に酸化層３を厚さ約０
．０２〜１０μｍに形成する。その後第１半導体ウェハ
の表面にイオン注入し、次いで１２００℃〜１２５０℃
、Ｎ、（窒素）雰囲気中で３時間加熱して不純物を拡散
させ、ｎ−Ｗｅｌ Ｉ ＋ ｐ−Ｗｅｌ １層を形成す
る。こうしてｐ型不純物層４１． ｎ型不純物層４２
は、約３μｍ〜５μｍの深さになる。不純物を拡散後、
ウェハの不純物注入面付近に、不純物濃度の高い高濃度
領域４５ができる。なお本実施例では、チャネリング防
止のためにウェハ表面に形成した酸化層を通してイオン
注入する。ただし酸化膜を通してイオン注入する方が好
ましいが、必ずしも必要ではない。
第１図（ｂ）参照： 第１半導体ウェハ１の不純物を拡
散した表面にある酸化膜３１を例えばＨＦ（フッ酸）を
作用させて除去する。なおこの酸化膜３１除去工程は、
必ずしも必要ではない。
散した表面にある酸化膜３１を例えばＨＦ（フッ酸）を
作用させて除去する。なおこの酸化膜３１除去工程は、
必ずしも必要ではない。
第１図（Ｃ）、（ｄ）参照： 第１半導体ウェハ１の拡
散した面と、第２半導体ウェハ２の表面とを重ね合わせ
、直接±１００ν〜±５００ｖのパルスを印加、１０−
’Ｐａ程度に減圧して仮接着させる。次いで、Ｎ、（窒
素）雰囲気中で１１００°Ｃ９３０分間カーボンヒータ
ー等で加熱して両ウェハを完全に接着する。
散した面と、第２半導体ウェハ２の表面とを重ね合わせ
、直接±１００ν〜±５００ｖのパルスを印加、１０−
’Ｐａ程度に減圧して仮接着させる。次いで、Ｎ、（窒
素）雰囲気中で１１００°Ｃ９３０分間カーボンヒータ
ー等で加熱して両ウェハを完全に接着する。
第１図（ｅ）、（ｆ）参照： 次いで、この不純物を拡
散した面とは反対側の面から厚さ０．５〜５μｍ程度に
なるまで研磨してｐ型不純物層４１． ｎ型不純物層
４２を露出させる。露出した不純物層４１゜４２は従来
のものより低不純物濃度に形成できる。
散した面とは反対側の面から厚さ０．５〜５μｍ程度に
なるまで研磨してｐ型不純物層４１． ｎ型不純物層
４２を露出させる。露出した不純物層４１゜４２は従来
のものより低不純物濃度に形成できる。
この不純物層４１．４２が露出した基板１０は、第１図
（ｆ）に示される。この後、通常の素子形成工程を経て
ＣＭＯＳデバイスを製作する。
（ｆ）に示される。この後、通常の素子形成工程を経て
ＣＭＯＳデバイスを製作する。
第１図（ｇ）参照： この基板１０の表面に、酸化膜１
５をＣＶＤ形成する。この酸化膜１５は、次いで行うト
レンチ分離に用いるもので、トレンチ溝を開ける位置に
合わせた開孔部を有するものである。
５をＣＶＤ形成する。この酸化膜１５は、次いで行うト
レンチ分離に用いるもので、トレンチ溝を開ける位置に
合わせた開孔部を有するものである。
第１図（ｈ）参照： 両不純物層（ｎ−Ｗｅｌｌ ４１
１とｐ−Ｗｅｌｌ ４１２）間を酸化膜でトレンチ分離
するために、前記形成した酸化膜１５をマスクにＲＩＥ
（リアクティブ・イオン・エツチング）で酸化層３が
露出するまで穴開けする。
１とｐ−Ｗｅｌｌ ４１２）間を酸化膜でトレンチ分離
するために、前記形成した酸化膜１５をマスクにＲＩＥ
（リアクティブ・イオン・エツチング）で酸化層３が
露出するまで穴開けする。
第１図（ｉ）参照： この間孔部側面に、ｎ−Ｗｅｌ１
４１１とｐ−Ｗｅｌｌ ４１２を絶縁分離するため、Ｃ
ＶＤで酸化膜を形成する。
４１１とｐ−Ｗｅｌｌ ４１２を絶縁分離するため、Ｃ
ＶＤで酸化膜を形成する。
第１図（ｊ）参照二 基板１０の不純物層形成面にＣＶ
Ｄ−５ｉ層９を気相成長させる。前記形成した溝をも埋
める。
Ｄ−５ｉ層９を気相成長させる。前記形成した溝をも埋
める。
第１図（ｋ）参照： 前記形成したＣＶＤ−３ｉｉ ９
を基板ｌＯの溝内部にのみ残し、他の表面部分のＣＶＤ
Ｓｉ層は、ＨＦ（フッ酸）＋ＨＮＯ３（硝酸）の混合溶
液を作用させて除去する。
を基板ｌＯの溝内部にのみ残し、他の表面部分のＣＶＤ
Ｓｉ層は、ＨＦ（フッ酸）＋ＨＮＯ３（硝酸）の混合溶
液を作用させて除去する。
第１図（１）参照： 次いで、不純物層形成面にある酸
化膜１５をフッ酸によって除去する。
化膜１５をフッ酸によって除去する。
第１図（ｍ）参照二 次いで、酸化膜、窒化膜を全面に
成長させた後、素子分離領域（図面の中央）に開孔部を
形成し、窒化膜１６をマスクとして熱酸化でｎ−Ｗｅｌ
ｌ ４１１とｐ−Ｗｅｌｌ ４１２を絶縁分離するため
の厚い酸化膜を形成する。
成長させた後、素子分離領域（図面の中央）に開孔部を
形成し、窒化膜１６をマスクとして熱酸化でｎ−Ｗｅｌ
ｌ ４１１とｐ−Ｗｅｌｌ ４１２を絶縁分離するため
の厚い酸化膜を形成する。
第１図（ｎ）参照： 窒化膜１６．酸化膜１５を除去し
て後、基板の不純物層形成面全体にＣＶＤで酸化膜を形
成し、この酸化膜表面にゲート電極７となる多結晶シリ
コンを形成する。次いで、ゲート電極７下部の酸化膜を
ゲート酸化膜６として残し、他をＨＦ（フッ酸）で除去
する。
て後、基板の不純物層形成面全体にＣＶＤで酸化膜を形
成し、この酸化膜表面にゲート電極７となる多結晶シリ
コンを形成する。次いで、ゲート電極７下部の酸化膜を
ゲート酸化膜６として残し、他をＨＦ（フッ酸）で除去
する。
第１図（０）参照二 次いで、このゲート電極７をマス
クとして、ｎ−Ｗｅｌｌ ４１１にはｐ型不純物５０２
（Ｂ”イオン）を、またｐ−Ｗｅｌｌ ４１２にはｎ型
不純物５０１ （Ａｓ″″イオン）をそれぞれ注入し
、ソース。
クとして、ｎ−Ｗｅｌｌ ４１１にはｐ型不純物５０２
（Ｂ”イオン）を、またｐ−Ｗｅｌｌ ４１２にはｎ型
不純物５０１ （Ａｓ″″イオン）をそれぞれ注入し
、ソース。
ドレイン層を形成する。勿論これらのソース、ドレイン
のイオン注入は酸化膜を通して注入してもよい。
のイオン注入は酸化膜を通して注入してもよい。
以上実施例により説明してきたが、本発明の製造方法に
よれば、ウェハ張り合わせ後には長時間高温加熱による
不純物拡散の工程がないので、ＳＯ■基板に熱ストレス
が蓄積されることがな（、基板１０に結晶欠陥が生じる
ことは少なくなる。また本発明の構成では、第１半導体
ウェハ１の不純物を注入した面を裏返して他方の第２半
導体ウェハ２表面に接着しているために、Ｓｏｌ基板表
面の不純物濃度を低くでき、素子の高速動作が可能にな
る。
よれば、ウェハ張り合わせ後には長時間高温加熱による
不純物拡散の工程がないので、ＳＯ■基板に熱ストレス
が蓄積されることがな（、基板１０に結晶欠陥が生じる
ことは少なくなる。また本発明の構成では、第１半導体
ウェハ１の不純物を注入した面を裏返して他方の第２半
導体ウェハ２表面に接着しているために、Ｓｏｌ基板表
面の不純物濃度を低くでき、素子の高速動作が可能にな
る。
なお本発明は、上記実施例に限定されることなく、多数
の変形が可能である０本実施例では、囲ＯＳ （相補型
ＭＯＳ ）デバイスの製造工程について説明してきたが
、相補型ＭＯＳ以外のデバイスにも適用できる。また、
例えば張り合わせる面のどちらか一方のみ絶縁膜があっ
てもよいし、拡散層形成後絶縁膜を除去し、改めて絶縁
膜を形成し張り合わせることも可能である。
の変形が可能である０本実施例では、囲ＯＳ （相補型
ＭＯＳ ）デバイスの製造工程について説明してきたが
、相補型ＭＯＳ以外のデバイスにも適用できる。また、
例えば張り合わせる面のどちらか一方のみ絶縁膜があっ
てもよいし、拡散層形成後絶縁膜を除去し、改めて絶縁
膜を形成し張り合わせることも可能である。
以上述べてきたように、本発明によれば、■ＳＯ１の製
造工程中で生じる結晶欠陥を抑え、かつ■ＳＯＩ基板の
表面不純物濃度を容易に低くできる半導体装置の製造方
法が実現する。
造工程中で生じる結晶欠陥を抑え、かつ■ＳＯＩ基板の
表面不純物濃度を容易に低くできる半導体装置の製造方
法が実現する。
第１図は、本発明の一実施例に則した張り合わせＳＯ■
技術によるＣＭＯＳデバイスの製造工程図、第２図は、
不純物を添加した基板面の濃度プロファイルの図、第３
図は、従来の張り合わせＳＯ１基板の製造工程図である
。 図中、 １・・・第１半導体ウェハ、２・・・第２半導体ウェハ
。 ３・・・酸化層（絶縁層）、３１・・・酸化層、４・・
・不純物２４１・・・ｐ型不純物層、４２・・・ｎ型不
純物層、４１１・・・ｎ−Ｗｅｌｌ、 ４１２・・・
ｐ−Ｗｅｌｌ、 ４５−高濃度領域、５１・ｎ型層、５
２・・・ｐ型層、６・・・ゲート酸化膜、７・・・ゲー
ト電極、９・・・ＣＶＤ−５ｉ層、１０・・・基板、１
５・・・酸化膜、１６・・・窒化膜、５０１・・・ｎ型
不純物（砒素イオン）、５０２・・・ｐ型不純物（ボロ
ンイオン）である。 ′＃ｆ圀で／Ｉｌ 囁ｌ ｆＪぞの２ Ａ（褌ト亘珂シー莢塙ら伊ｊ １＝則したＣ何θＳテン
＼イスリ稟￥ざニオＬ（う纂ｌ目 乏Ｑ４ ４９閾１Ｍ＃ｉ紗ハＪｌｔｌ〕ＣＭθＳテン＼°イス乃
裂ｙ艷工１ｔｌコ′ｇｆ Ｑ３ 不ｉｔ 物ＬＩＥＪＩｒＪｔだｋｎｉｌｌｆｉｙ’ロア
ｒ４ｒｖｔｙ１５嶌２ 口 庫淳６円の一貢さ吐枦１；則したＣＭθ３ヲ八゛イスつ
製造工椙、罰’ｌ＆を 図 ぞＩ）５ 従Ａ（っ更占りρＮつＣ５θｚ）ｋ本反つ製メ憲工［薯
〕第３ｔ］ ７つ！
技術によるＣＭＯＳデバイスの製造工程図、第２図は、
不純物を添加した基板面の濃度プロファイルの図、第３
図は、従来の張り合わせＳＯ１基板の製造工程図である
。 図中、 １・・・第１半導体ウェハ、２・・・第２半導体ウェハ
。 ３・・・酸化層（絶縁層）、３１・・・酸化層、４・・
・不純物２４１・・・ｐ型不純物層、４２・・・ｎ型不
純物層、４１１・・・ｎ−Ｗｅｌｌ、 ４１２・・・
ｐ−Ｗｅｌｌ、 ４５−高濃度領域、５１・ｎ型層、５
２・・・ｐ型層、６・・・ゲート酸化膜、７・・・ゲー
ト電極、９・・・ＣＶＤ−５ｉ層、１０・・・基板、１
５・・・酸化膜、１６・・・窒化膜、５０１・・・ｎ型
不純物（砒素イオン）、５０２・・・ｐ型不純物（ボロ
ンイオン）である。 ′＃ｆ圀で／Ｉｌ 囁ｌ ｆＪぞの２ Ａ（褌ト亘珂シー莢塙ら伊ｊ １＝則したＣ何θＳテン
＼イスリ稟￥ざニオＬ（う纂ｌ目 乏Ｑ４ ４９閾１Ｍ＃ｉ紗ハＪｌｔｌ〕ＣＭθＳテン＼°イス乃
裂ｙ艷工１ｔｌコ′ｇｆ Ｑ３ 不ｉｔ 物ＬＩＥＪＩｒＪｔだｋｎｉｌｌｆｉｙ’ロア
ｒ４ｒｖｔｙ１５嶌２ 口 庫淳６円の一貢さ吐枦１；則したＣＭθ３ヲ八゛イスつ
製造工椙、罰’ｌ＆を 図 ぞＩ）５ 従Ａ（っ更占りρＮつＣ５θｚ）ｋ本反つ製メ憲工［薯
〕第３ｔ］ ７つ！
Claims (1)
- 【特許請求の範囲】 第１半導体ウェハ（１）の第１の主面、及び第２半導体
ウェハ（２）の第１の主面の少なくとも一方に、絶縁層
（３）を形成する工程と、 該第１半導体ウェハ（１）の第１の主面とは対向する面
に導電型不純物（４）を添加して、不純物層（４１）を
形成する工程と、 該第１半導体ウェハ（１）の第１の主面とは対向する面
と、該第２半導体ウェハ（２）の第１の主面とを張り合
わせて基板（１０）を作る工程と、該基板（１０）の該
第１半導体ウェハ（１）を、前記不純物層（４１）が露
出するまで食刻除去する工程と、 露出した不純物層（４１）中に、該不純物層（４１）と
は相異なる導電型の不純物領域を形成する工程とを有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068642A JPH02246368A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068642A JPH02246368A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246368A true JPH02246368A (ja) | 1990-10-02 |
Family
ID=13379582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068642A Pending JPH02246368A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753536A (en) * | 1994-08-29 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
-
1989
- 1989-03-20 JP JP1068642A patent/JPH02246368A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753536A (en) * | 1994-08-29 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
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