JPH0352224B2 - - Google Patents
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- JPH0352224B2 JPH0352224B2 JP57040087A JP4008782A JPH0352224B2 JP H0352224 B2 JPH0352224 B2 JP H0352224B2 JP 57040087 A JP57040087 A JP 57040087A JP 4008782 A JP4008782 A JP 4008782A JP H0352224 B2 JPH0352224 B2 JP H0352224B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補電界効果トランジスタデバイス、
より具体的には高充填密度を可能にする構造及び
製作法に係る。
より具体的には高充填密度を可能にする構造及び
製作法に係る。
同じ基板中に形成されたｎ−チヤネル及びｐ−
チヤネルデバイスから成る相補電界効果トランジ
スタ（以下CMOSとよぶ）は、低電力消費と速
いスイツチング速度を必要とする多くの用途で有
用であることが認識されている。通常デバイスは
ｎ形シリコン基板中のｐ形“タブ”の拡散又は注
入により形成され、それによりｎチヤネルデバイ
スはタブ中に製作され、ｐチヤネルデバイスは基
板の隣接部分中に製作される。このプロセスによ
り、タブ中の表面における密度は、基板の表面密
度よりはるかに大きいことによる制約が必然的に
生じる。容量密度、閾値電圧及び降伏電圧という
デバイス上の制約も加わる。
チヤネルデバイスから成る相補電界効果トランジ
スタ（以下CMOSとよぶ）は、低電力消費と速
いスイツチング速度を必要とする多くの用途で有
用であることが認識されている。通常デバイスは
ｎ形シリコン基板中のｐ形“タブ”の拡散又は注
入により形成され、それによりｎチヤネルデバイ
スはタブ中に製作され、ｐチヤネルデバイスは基
板の隣接部分中に製作される。このプロセスによ
り、タブ中の表面における密度は、基板の表面密
度よりはるかに大きいことによる制約が必然的に
生じる。容量密度、閾値電圧及び降伏電圧という
デバイス上の制約も加わる。
ｐ形タブに隣接したより低濃度ドープの基板よ
りも不純物濃度が高くかつｎ伝導形の第２のタブ
中に、ｐチヤネルデバイスを形成し、ｐチヤネル
デバイスの制御を最適化することが提案されてい
る。これらのタブは典型的な場合、ホウ素及びリ
ン不純物の表面注入と、不純物領域を基板のバル
ク中におしやる加熱工程により形成される。たと
えば、チヤン氏に付与された米国特許第3821781
号を参照のこと。単一タブ又はツインタブ法のい
ずれかを用いると、かなりの量の半導体領域が必
要となる。その理由は、タブ不純物が所望のタブ
深さを実現するための前記おしやる（ドライブイ
ン）間、垂直方向とともに横方向にも拡散するか
らである。このことはツインタブプロセスで特に
問題である。というのは、二つのタブが著しく重
なると、境界において各タブのドーピング濃度が
減少し、それによりデバイス動作中パンチスルー
又は電界反転チヤネリングを起す可能性があるか
らである。典型的な場合、ソース及びドレイン領
域用の注入又は拡拡散マスク窓の分離は、タブが
6μｍの垂直距離に拡散される時、そのような効
果を避けるため、少くとも約12μｍなければなら
ない。そのような寸法は現在の回路では適してい
るが、IC回路の将来においては、できるだけ空
間を節約することが望ましい。
りも不純物濃度が高くかつｎ伝導形の第２のタブ
中に、ｐチヤネルデバイスを形成し、ｐチヤネル
デバイスの制御を最適化することが提案されてい
る。これらのタブは典型的な場合、ホウ素及びリ
ン不純物の表面注入と、不純物領域を基板のバル
ク中におしやる加熱工程により形成される。たと
えば、チヤン氏に付与された米国特許第3821781
号を参照のこと。単一タブ又はツインタブ法のい
ずれかを用いると、かなりの量の半導体領域が必
要となる。その理由は、タブ不純物が所望のタブ
深さを実現するための前記おしやる（ドライブイ
ン）間、垂直方向とともに横方向にも拡散するか
らである。このことはツインタブプロセスで特に
問題である。というのは、二つのタブが著しく重
なると、境界において各タブのドーピング濃度が
減少し、それによりデバイス動作中パンチスルー
又は電界反転チヤネリングを起す可能性があるか
らである。典型的な場合、ソース及びドレイン領
域用の注入又は拡拡散マスク窓の分離は、タブが
6μｍの垂直距離に拡散される時、そのような効
果を避けるため、少くとも約12μｍなければなら
ない。そのような寸法は現在の回路では適してい
るが、IC回路の将来においては、できるだけ空
間を節約することが望ましい。
従つて、半導体空間をあまり必要とせず、従つ
て高充填密度が可能となるCMOS構造及び製作
法を実現することが、本発明の基本的な目的であ
る。
て高充填密度が可能となるCMOS構造及び製作
法を実現することが、本発明の基本的な目的であ
る。
最小数のマスク工程を用いてそのような構造を
規定することが、本発明の更に別の目的である。
規定することが、本発明の更に別の目的である。
本発明に従うCMOSデバイスは、主表面と、
中にソース及びドレイン領域が形成される該表面
に形成された反対伝導形の少くとも１つのタブ領
域とを有する第１の伝導形の基板から成る。タブ
領域はそれと本質的に同じ領域を被い、該タブ領
域と同じ伝導形をもつが、高い不純物濃度を有
し、該ソース及びドレイン領域と少くとも同じ深
さまで延びる表面領域を含む。
中にソース及びドレイン領域が形成される該表面
に形成された反対伝導形の少くとも１つのタブ領
域とを有する第１の伝導形の基板から成る。タブ
領域はそれと本質的に同じ領域を被い、該タブ領
域と同じ伝導形をもつが、高い不純物濃度を有
し、該ソース及びドレイン領域と少くとも同じ深
さまで延びる表面領域を含む。
半導体基板の一主表面中に形成された反対伝導
形の隣接した領域を含む半導体デバイスの、本発
明に従う製作方法には、次の工程が含まれる。
形の隣接した領域を含む半導体デバイスの、本発
明に従う製作方法には、次の工程が含まれる。
半導体表面上に第１の多層マスクを形成する工
程、 その上に形成されたレジスト層により、マスク
の少くとも一つの層中に窓を形成する工程、 該窓により規定された半導体の領域中に、一伝
導形の第１のタブ領域が形成されるように、不純
物の第１のイオンビームに半導体を露出する工
程、 第１のマスクとその中の窓との上に第２のマス
クを形成する工程、 下のレジスト層を除去することにより、第１の
マスクを被う第２のマスク部分を除去する工程、 第２のマスク層で被覆されていない領域中の第
１のタブ領域に隣接した第１のタブ領域と反対伝
導形の第２のタブ領域を形成するように、不純物
の第２のイオンビームに構造体を露出する工程、 第２のマスク層を除去し、第１のマスクにより
被覆されていない半導体の領域中に、該一伝導形
の第１の表面領域を形成するよう、不純物の第３
のイオンビームに半導体を露出する工程、 第１のマスクで被覆されない半導体の領域上に
厚い酸化層を形成し、第１のマスクの少くとも一
層を除去する工程、及び厚い酸化物部分で被覆さ
れていない半導体の領域中に、該反対伝導形の第
２の表面領域を形成するよう、不純物の第４のビ
ームに半導体を露出する工程、 次に、本発明の実施例を添付した図面を参照し
ながら説明する。
程、 その上に形成されたレジスト層により、マスク
の少くとも一つの層中に窓を形成する工程、 該窓により規定された半導体の領域中に、一伝
導形の第１のタブ領域が形成されるように、不純
物の第１のイオンビームに半導体を露出する工
程、 第１のマスクとその中の窓との上に第２のマス
クを形成する工程、 下のレジスト層を除去することにより、第１の
マスクを被う第２のマスク部分を除去する工程、 第２のマスク層で被覆されていない領域中の第
１のタブ領域に隣接した第１のタブ領域と反対伝
導形の第２のタブ領域を形成するように、不純物
の第２のイオンビームに構造体を露出する工程、 第２のマスク層を除去し、第１のマスクにより
被覆されていない半導体の領域中に、該一伝導形
の第１の表面領域を形成するよう、不純物の第３
のイオンビームに半導体を露出する工程、 第１のマスクで被覆されない半導体の領域上に
厚い酸化層を形成し、第１のマスクの少くとも一
層を除去する工程、及び厚い酸化物部分で被覆さ
れていない半導体の領域中に、該反対伝導形の第
２の表面領域を形成するよう、不純物の第４のビ
ームに半導体を露出する工程、 次に、本発明の実施例を添付した図面を参照し
ながら説明する。
第１図に示されるように、この例において、デ
バイスは典型的な場合約１−２×1014イオン／cm3
のドーピング濃度を有する“Ｎ−−”伝導形のシ
リコン半導体基板１０中に製作される。基板１０
は典型的な場合、約20ミル（0.5mm）の厚さであ
る。たとえば熱酸化により基板の一主表面上に、
SiO2から成る層１１が形成されている。この層
は典型的の場合、約350オングストロームの厚さ
であるが、一般に100−2000オングストロームの
範囲内にできる。層１２は典型的な場合シリコン
窒化物又はアルミナから成るが、たとえば化学気
相成長により、SiO2層上に形成される。この例
において、層は約1200オングストロームの厚さ
で、シリコン窒化物であるが、一般に500−3000
オングストロームの厚さでよい。次に、SiO2か
ら成るもつ一つの層１３が、熱酸化により約100
オングストロームの厚さに、シリコン窒化物層上
に形成される。この層はリン酸エツチング中、窒
化物をマスクするために用いられる。50ないし
150オングストロームの範囲内の厚さが使用でき
る。これらの層は以下で示されるように、タブを
規定するために用いられる多層マスク材料を構成
する。
バイスは典型的な場合約１−２×1014イオン／cm3
のドーピング濃度を有する“Ｎ−−”伝導形のシ
リコン半導体基板１０中に製作される。基板１０
は典型的な場合、約20ミル（0.5mm）の厚さであ
る。たとえば熱酸化により基板の一主表面上に、
SiO2から成る層１１が形成されている。この層
は典型的の場合、約350オングストロームの厚さ
であるが、一般に100−2000オングストロームの
範囲内にできる。層１２は典型的な場合シリコン
窒化物又はアルミナから成るが、たとえば化学気
相成長により、SiO2層上に形成される。この例
において、層は約1200オングストロームの厚さ
で、シリコン窒化物であるが、一般に500−3000
オングストロームの厚さでよい。次に、SiO2か
ら成るもつ一つの層１３が、熱酸化により約100
オングストロームの厚さに、シリコン窒化物層上
に形成される。この層はリン酸エツチング中、窒
化物をマスクするために用いられる。50ないし
150オングストロームの範囲内の厚さが使用でき
る。これらの層は以下で示されるように、タブを
規定するために用いられる多層マスク材料を構成
する。
第１図に示されるように、フオトレジストの層
１４が約１ミクロンの厚さに層１３上に形成さ
れ、タブの一つから成る半導体領域を規定するた
めに、周知のフオトリソグラフイ技術により現像
される。このように露出されたSiO2層は、稀釈
されたフツ化水素酸から成る溶液（典型的な場
合、H2O10とHF1の比率）に浸し、次に濃リン
酸から成るエツチマントにより、窒化物層の露出
した部分をエツチングすることによつて、除去さ
れる。あるいは、シリコン酸化物又は窒化物層の
両方又は一方のプラズマエツチングが使用でき
る。他のエツチマントも同様に使用できることが
認識されよう。これによりタブを形成すべき領域
上のSiO2の第１層１１のみが残る。
１４が約１ミクロンの厚さに層１３上に形成さ
れ、タブの一つから成る半導体領域を規定するた
めに、周知のフオトリソグラフイ技術により現像
される。このように露出されたSiO2層は、稀釈
されたフツ化水素酸から成る溶液（典型的な場
合、H2O10とHF1の比率）に浸し、次に濃リン
酸から成るエツチマントにより、窒化物層の露出
した部分をエツチングすることによつて、除去さ
れる。あるいは、シリコン酸化物又は窒化物層の
両方又は一方のプラズマエツチングが使用でき
る。他のエツチマントも同様に使用できることが
認識されよう。これによりタブを形成すべき領域
上のSiO2の第１層１１のみが残る。
次に、第２図に示されるように、構造体は図中
の矢印により示された不純物の第１のイオンビー
ムに露出される。この例において、第１のイオン
ビームは約30KeVのエネルギーのリンイオンか
ら成る。半導体上の各種の層の厚さは、イオンビ
ームが露出されたSiO2層１１の部分は貫くが、
デバイスの残つた領域中の多数層により阻止され
るように選択される。注入はそれによつて半導体
表面において、基板と同じ伝導形をもつがより高
い不純物濃度（図では“Ｎ−”と印されている）
の第１のタブ領域１５を形成する。この領域は典
型的な場合、約400−500オングストロームの初期
深さを有する。イオンビームの典型的なエネルギ
ー範囲は10−200KeVであろう。
の矢印により示された不純物の第１のイオンビー
ムに露出される。この例において、第１のイオン
ビームは約30KeVのエネルギーのリンイオンか
ら成る。半導体上の各種の層の厚さは、イオンビ
ームが露出されたSiO2層１１の部分は貫くが、
デバイスの残つた領域中の多数層により阻止され
るように選択される。注入はそれによつて半導体
表面において、基板と同じ伝導形をもつがより高
い不純物濃度（図では“Ｎ−”と印されている）
の第１のタブ領域１５を形成する。この領域は典
型的な場合、約400−500オングストロームの初期
深さを有する。イオンビームの典型的なエネルギ
ー範囲は10−200KeVであろう。
次に、第３図に示されるように、第２のマスク
材料から成る層１６が構造全体の上に堆積され
る。この例において、材料はアルミニウムである
が、それ（材料）は、SiO2−Si3N4層が阻止でき
ない注入種を、阻止できる任意の材料でよく、ま
た該材はシリコン基板に損傷を与えないように十
分低温で堆積することもでき、またフオトレジス
トの溶解によりリフトオフすることができる。適
当な他の材料の中には、、銅、鉄、金及びインジ
ウムが含まれる。この例では層の厚さは約10000
オングストロームであるが、層１２，１３及び１
４を組合せた厚さより薄い限り、一般に3000−
15000オングストロームの範囲内にあればよい。
層は蒸着又は他の適当な任意の技術で堆積でき
る。
材料から成る層１６が構造全体の上に堆積され
る。この例において、材料はアルミニウムである
が、それ（材料）は、SiO2−Si3N4層が阻止でき
ない注入種を、阻止できる任意の材料でよく、ま
た該材はシリコン基板に損傷を与えないように十
分低温で堆積することもでき、またフオトレジス
トの溶解によりリフトオフすることができる。適
当な他の材料の中には、、銅、鉄、金及びインジ
ウムが含まれる。この例では層の厚さは約10000
オングストロームであるが、層１２，１３及び１
４を組合せた厚さより薄い限り、一般に3000−
15000オングストロームの範囲内にあればよい。
層は蒸着又は他の適当な任意の技術で堆積でき
る。
次に、半導体のまだ注入されていない部分上の
マスク材料部分が、下のフオトレジスト層１４を
除去することによつて除去される。マスク材料の
そのような“リフト−オフ”は、当業者には周知
のいくつかの手段により実現できる。たとえば、
構造体をフオトレジスト除去済に浸し、加熱及び
超音波振動を与えると、レジストが膨張し、レジ
ストは上のマスクに沿つてはげる。別の方法は適
当な気体中で構造を加熱し、フオトレジストの固
着を取り除き、両方の層をはがす。たとえば、コ
ジマ氏に付与された米国特許第4067100号を参照
のこと。得られる構造が第４図に示されている。
マスク材料部分が、下のフオトレジスト層１４を
除去することによつて除去される。マスク材料の
そのような“リフト−オフ”は、当業者には周知
のいくつかの手段により実現できる。たとえば、
構造体をフオトレジスト除去済に浸し、加熱及び
超音波振動を与えると、レジストが膨張し、レジ
ストは上のマスクに沿つてはげる。別の方法は適
当な気体中で構造を加熱し、フオトレジストの固
着を取り除き、両方の層をはがす。たとえば、コ
ジマ氏に付与された米国特許第4067100号を参照
のこと。得られる構造が第４図に示されている。
次に、第５図に示されるように、構造体はやは
り矢印で示されている第２の不純物イオンビーム
に露出する。この工程において、イオンはホウ素
である。ビームのエネルギーは、不純物が窒化物
及び酸化物層１１，１２及び１３は貫通するが、
第２のマスク材料１６は貫通しないように選択さ
れる。たとえば、約75KeVのエネルギーが使用
できるが、40−100KeVの範囲のエネルギーが使
用できる。
り矢印で示されている第２の不純物イオンビーム
に露出する。この工程において、イオンはホウ素
である。ビームのエネルギーは、不純物が窒化物
及び酸化物層１１，１２及び１３は貫通するが、
第２のマスク材料１６は貫通しないように選択さ
れる。たとえば、約75KeVのエネルギーが使用
できるが、40−100KeVの範囲のエネルギーが使
用できる。
注入により、“Ｎ−”形領域に隣接した半導体
の表面に、“Ｐ−”と印された伝導形の第２のタ
ブ領域１７が形成される。領域の深さは、最初約
400−500オングストロームである。マスク材料は
稀釈されたHClのような標準的なアルミニウムエ
ツチにより、はがすことができる。
の表面に、“Ｐ−”と印された伝導形の第２のタ
ブ領域１７が形成される。領域の深さは、最初約
400−500オングストロームである。マスク材料は
稀釈されたHClのような標準的なアルミニウムエ
ツチにより、はがすことができる。
この注入に続き、ｎ−及びｐ−領域を第６図に
示された所望の深さまで、基板のバルク中におし
やる（ドライブ）ことができる。この例におい
て、不純物の典型的な深さは約４−5μである。
ドライブ−インは約1200℃の温度において、４時
間N2中で構造体を加熱することにより、実現さ
れる。これらの値はもちろん所望の深さ及び含ま
れる具体的な不純物に依存する。
示された所望の深さまで、基板のバルク中におし
やる（ドライブ）ことができる。この例におい
て、不純物の典型的な深さは約４−5μである。
ドライブ−インは約1200℃の温度において、４時
間N2中で構造体を加熱することにより、実現さ
れる。これらの値はもちろん所望の深さ及び含ま
れる具体的な不純物に依存する。
次に、第７図に示されるように、稀釈フツ素水
素酸のエツチング液を用いて、ｎ形タブ上の酸化
物層１１及び窒化物層１２上の酸化物層１３が除
去され、構造体はやはりリンイオンから成る第３
の不純物イオンビームに露出される。ここで、エ
ネルギーは約30KeVである。エネルギーはイオ
ンがSiO2及びSi3N4層１１及び１２により阻止さ
れ、“Ｎ−”タブ１５と本質的に同じ領域を被う
“Ｎ”形表面領域１８を生成するように選択され
る。深さは約400−500オングストロームである。
使用できるエネルギー範囲は30−100KeVであ
る。
素酸のエツチング液を用いて、ｎ形タブ上の酸化
物層１１及び窒化物層１２上の酸化物層１３が除
去され、構造体はやはりリンイオンから成る第３
の不純物イオンビームに露出される。ここで、エ
ネルギーは約30KeVである。エネルギーはイオ
ンがSiO2及びSi3N4層１１及び１２により阻止さ
れ、“Ｎ−”タブ１５と本質的に同じ領域を被う
“Ｎ”形表面領域１８を生成するように選択され
る。深さは約400−500オングストロームである。
使用できるエネルギー範囲は30−100KeVであ
る。
次に、第８図に示されるように、窒化物層１２
をマスクとして用いて、先に注入された領域１８
及び１５上に、厚い酸化部分１９が形成される。
この部分の厚さは後に述べる後続のイオン注入を
阻止するのに十分な値にすべきである。この例で
は、層は約4000オングストロームの厚さである
が、一般に3000−4500オングストロームの範囲に
なる。その部分は約1000℃の温度で１時間、湿つ
たO2中で加熱することにより形成される。Si3N4
によりマスクされた必要な厚さのSiO2を成長さ
せる任意の手段が適当である。典型的な場合、
900−1050℃において１−４時間湿つたO2で加熱
するのが有用である。
をマスクとして用いて、先に注入された領域１８
及び１５上に、厚い酸化部分１９が形成される。
この部分の厚さは後に述べる後続のイオン注入を
阻止するのに十分な値にすべきである。この例で
は、層は約4000オングストロームの厚さである
が、一般に3000−4500オングストロームの範囲に
なる。その部分は約1000℃の温度で１時間、湿つ
たO2中で加熱することにより形成される。Si3N4
によりマスクされた必要な厚さのSiO2を成長さ
せる任意の手段が適当である。典型的な場合、
900−1050℃において１−４時間湿つたO2で加熱
するのが有用である。
酸化物の形成において、半導体表面の一部が消
費されることを認識すべきである。Ｎ領域１８は
酸化物の成長に先立ち拡散し、新しい表面に残つ
ている。説明のため、半導体表面は酸化の結果Ｎ
タブの領域中に凹凸があるが平坦に示されてい
る。
費されることを認識すべきである。Ｎ領域１８は
酸化物の成長に先立ち拡散し、新しい表面に残つ
ている。説明のため、半導体表面は酸化の結果Ｎ
タブの領域中に凹凸があるが平坦に示されてい
る。
窒化物層１２はたとえば濃リン酸溶液のような
酸化物に影響を与えないエツチング液を用いて、
除去することができる。
酸化物に影響を与えないエツチング液を用いて、
除去することができる。
第９図に示されるように、次に構造体はこの場
合ホウ素イオンから成る第４の不純物イオンのビ
ームに露出される。ビームのエネルギーは酸化物
の厚い部分が半導体中へのイオンの浸透を阻止
し、一方イオンは酸化物の薄い部分を貫通するよ
うなものである。この例において、エネルギーは
約30KeVである。30−50KeVの範囲が一般に用
いられる。
合ホウ素イオンから成る第４の不純物イオンのビ
ームに露出される。ビームのエネルギーは酸化物
の厚い部分が半導体中へのイオンの浸透を阻止
し、一方イオンは酸化物の薄い部分を貫通するよ
うなものである。この例において、エネルギーは
約30KeVである。30−50KeVの範囲が一般に用
いられる。
それによりビームはＰ−タブ１７と本質的に同
じ領域を被う半導体の表面に、Ｐ伝導形の表面領
域２０を形成する。最初の深さは約1000−1200オ
ングストロームである。
じ領域を被う半導体の表面に、Ｐ伝導形の表面領
域２０を形成する。最初の深さは約1000−1200オ
ングストロームである。
各表面領域は次に構造体を加熱することによ
り、それらの所望の深さまでおしやられる。この
例では、1100℃の温度で１時間、N2中で加熱す
ることにより、１−2μの深さが得られる。1000
−1100℃の範囲の温度、１−４時間の加熱が用い
られる。そのような加熱は通常後続のデバイスプ
ロセス中で行われ、従つてふつう別の工程は必要
ない。それにより両方のタブ中に得られる不純物
分布は、第１１図に示される一般的な形状を有す
る。この図の横軸は深さ、縦軸は不純物濃度であ
る。
り、それらの所望の深さまでおしやられる。この
例では、1100℃の温度で１時間、N2中で加熱す
ることにより、１−2μの深さが得られる。1000
−1100℃の範囲の温度、１−４時間の加熱が用い
られる。そのような加熱は通常後続のデバイスプ
ロセス中で行われ、従つてふつう別の工程は必要
ない。それにより両方のタブ中に得られる不純物
分布は、第１１図に示される一般的な形状を有す
る。この図の横軸は深さ、縦軸は不純物濃度であ
る。
次に、酸化物層はたとえば稀釈HF溶液を用い
て除去でき、標準的な技術に従い、第１０図に描
かれたCMOSデバイスを生成する製作プロセス
が進められる。ｐ−チヤネルデバイスはＮ表面領
域１８内に形成されたP+伝導形のソース及びド
レイン領域２１及び２２を含む。同様に、ｎ−チ
ヤネルデバイスはＰ表面領域２０内に形成された
N+伝導形のソース及びドレイン領域を含む。こ
れらのソース及びドレイン領域は典型的な場合約
1019−1020イオン／cm3の表面不純物濃度と、1μｍ
の深さを有する。従つて、Ｎ及びＰ表面領域１８
及び２０は、ソース及びドレインから成る領域を
除いて、各デバイスの表面領域に存在することが
わかる。表面領域の深さは、少くともソース及び
ドレイン領域と同じ大きさにすべきである。
て除去でき、標準的な技術に従い、第１０図に描
かれたCMOSデバイスを生成する製作プロセス
が進められる。ｐ−チヤネルデバイスはＮ表面領
域１８内に形成されたP+伝導形のソース及びド
レイン領域２１及び２２を含む。同様に、ｎ−チ
ヤネルデバイスはＰ表面領域２０内に形成された
N+伝導形のソース及びドレイン領域を含む。こ
れらのソース及びドレイン領域は典型的な場合約
1019−1020イオン／cm3の表面不純物濃度と、1μｍ
の深さを有する。従つて、Ｎ及びＰ表面領域１８
及び２０は、ソース及びドレインから成る領域を
除いて、各デバイスの表面領域に存在することが
わかる。表面領域の深さは、少くともソース及び
ドレイン領域と同じ大きさにすべきである。
デバイスはゲート酸化物部分２７及び２８上に
形成された典型的な場合多結晶シリコンから成る
ゲート電極２５及び２６を更に含む。ソース及び
ドレイン領域へのオーム性電極は、電界用酸化物
部分３３−３５及び該酸化物中の電極窓上に形成
された典型的な場合アルミニウムから成る金属部
分２９−３２で作られる。
形成された典型的な場合多結晶シリコンから成る
ゲート電極２５及び２６を更に含む。ソース及び
ドレイン領域へのオーム性電極は、電界用酸化物
部分３３−３５及び該酸化物中の電極窓上に形成
された典型的な場合アルミニウムから成る金属部
分２９−３２で作られる。
ソース及びドレイン領域２１−２４のドライブ
−イン中、領域１８及び２０もまた更にある程度
基板中におしやられるが、タブ１５及び１７の深
さは本質的に影響を受けないことが認識されるで
あろう。典型的なデバイスにおいて、ソース領域
１８及び２０の最終的な深さは、約１−2μで、
タブ領域１５及び１７の深さは、典型的な場合３
−8μになるであろう。表面領域の不純物濃度は
典型的な場合、0.5−５×1016イオン／cm3で、タ
ブ領域のそれは典型的な場合1015−1016イオン／
cm3で、前者の濃度はこれらの範囲で、後者の少く
とも２倍である。
−イン中、領域１８及び２０もまた更にある程度
基板中におしやられるが、タブ１５及び１７の深
さは本質的に影響を受けないことが認識されるで
あろう。典型的なデバイスにおいて、ソース領域
１８及び２０の最終的な深さは、約１−2μで、
タブ領域１５及び１７の深さは、典型的な場合３
−8μになるであろう。表面領域の不純物濃度は
典型的な場合、0.5−５×1016イオン／cm3で、タ
ブ領域のそれは典型的な場合1015−1016イオン／
cm3で、前者の濃度はこれらの範囲で、後者の少く
とも２倍である。
第１１図の高−低注入プロフイルの形成の主要
な利点は、第１２及び１３図に示されている。こ
れらの図は典型的な従来技術のCMOSデバイス
及び本発明に従つて作られたCMOSデバイスの
場合の、半導体表面に沿つた横方向の近似的な不
純物分布を示す。破線はＮ及びＰ領域の場合の
個々のプロフイルを示し、実線はデバイス間の境
界（ここがＸ＝０）の各端部上の合成されたプロ
フイルを表す。デバイスタブを形成するために単
一の注入を用いる従来技術のデバイスにおいて、
二つのタブが著しく重なると、第１２図に示され
るような合成された濃度が本質的に減少する。こ
のことのため、隣接するデバイスのソース及びド
レイン領域（例えば第１０図の２２及び２３）
は、、典型的なデバイスでは少くとも12μ離すこ
とが必要となる。本発明に従つて製作されたデバ
イスにおいては、第１３図に示されるように、合
成されたプロフイルは高いままであり、境界から
きわめて近い距離で急激に落る。これはこれらの
領域の拡散距離が短いことと伴に、表面領域（例
えば１８）及び２０の不純物濃度が高いことによ
る。従つて、境界のそれぞれの側で、表面領域
（たとえば１８）の高い不純物濃度は、隣接した
デバイスの低濃度タブ領域１７によつてのみ補償
され、本質的な重畳が許される。典型的なデバイ
スにおいて、隣接するデバイスのソース及びドレ
イン領域間では、5μ又はそれ以下の分離が期待
される。
な利点は、第１２及び１３図に示されている。こ
れらの図は典型的な従来技術のCMOSデバイス
及び本発明に従つて作られたCMOSデバイスの
場合の、半導体表面に沿つた横方向の近似的な不
純物分布を示す。破線はＮ及びＰ領域の場合の
個々のプロフイルを示し、実線はデバイス間の境
界（ここがＸ＝０）の各端部上の合成されたプロ
フイルを表す。デバイスタブを形成するために単
一の注入を用いる従来技術のデバイスにおいて、
二つのタブが著しく重なると、第１２図に示され
るような合成された濃度が本質的に減少する。こ
のことのため、隣接するデバイスのソース及びド
レイン領域（例えば第１０図の２２及び２３）
は、、典型的なデバイスでは少くとも12μ離すこ
とが必要となる。本発明に従つて製作されたデバ
イスにおいては、第１３図に示されるように、合
成されたプロフイルは高いままであり、境界から
きわめて近い距離で急激に落る。これはこれらの
領域の拡散距離が短いことと伴に、表面領域（例
えば１８）及び２０の不純物濃度が高いことによ
る。従つて、境界のそれぞれの側で、表面領域
（たとえば１８）の高い不純物濃度は、隣接した
デバイスの低濃度タブ領域１７によつてのみ補償
され、本質的な重畳が許される。典型的なデバイ
スにおいて、隣接するデバイスのソース及びドレ
イン領域間では、5μ又はそれ以下の分離が期待
される。
当業者には本発明の各種の修正が明らかになる
であろう。たとえば、ここで与えられた範囲外の
他の材料の層及び厚さが使用できることを、認識
されるであろう。
であろう。たとえば、ここで与えられた範囲外の
他の材料の層及び厚さが使用できることを、認識
されるであろう。
第１−１０図は本発明に従う製作プロセスの各
種の段階を示す集積回路の一部の断面図、第１１
図は本発明に従うデバイス内の半導体中の深さの
関数としての注入不純物の概略の濃度を示す図で
ある。第１２及び１３図はそれぞれ従来技術に従
うデバイス及び第１１図のデバイス中の横方向の
概略の不純物濃度を示す図である。 〔主要部分の符号の説明〕、１０……Ｎ形基板、
１１……二酸化シリコン層、１２……窒化シリコ
ン層、１３……二酸化シリコン層、１４……レジ
スト層、１５……Ｎ形タブ領域、１６……アルミ
ニウムマスク層、１７……Ｐ形タブ領域、１８…
…Ｎ形表面領域、１９……厚い酸化物部分、２０
……Ｐ形表面領域、２１−２４……ソース及びド
レイン領域、２５，２６……ゲート電極、２７，
２８……ゲート酸化物、２９−３２……ソース及
びドレイン電極、３３−３５……電界用酸化物部
分。
種の段階を示す集積回路の一部の断面図、第１１
図は本発明に従うデバイス内の半導体中の深さの
関数としての注入不純物の概略の濃度を示す図で
ある。第１２及び１３図はそれぞれ従来技術に従
うデバイス及び第１１図のデバイス中の横方向の
概略の不純物濃度を示す図である。 〔主要部分の符号の説明〕、１０……Ｎ形基板、
１１……二酸化シリコン層、１２……窒化シリコ
ン層、１３……二酸化シリコン層、１４……レジ
スト層、１５……Ｎ形タブ領域、１６……アルミ
ニウムマスク層、１７……Ｐ形タブ領域、１８…
…Ｎ形表面領域、１９……厚い酸化物部分、２０
……Ｐ形表面領域、２１−２４……ソース及びド
レイン領域、２５，２６……ゲート電極、２７，
２８……ゲート酸化物、２９−３２……ソース及
びドレイン電極、３３−３５……電界用酸化物部
分。
Claims (1)
- 【特許請求の範囲】 １ 主表面及び該表面において形成された反対伝
導形の第１のタブ領域を有する第１の伝導形の基
板と、 該第１のタブ領域に隣接し該第１の伝導形と同
じ伝導形を有するがより高い不純物濃度を有する
第２のタブ領域とから成るCMOSデバイスにお
いて、 該第１のタブ領域と該第２のタブ領域には夫々
ソース及びドレイン領域が形成され、 該第１と第２のタブ領域のドーピング部分は重
なる部分があり、 該第１のタブ領域は、表面領域を含み、該表面
領域は、該第１のタブ領域と実質的に同じ範囲を
被うが拡散長はより短く、該第１のタブ領域と同
じ伝導形をもつが該タブ領域の残りの領域のもの
よりも少なくとも２倍の不純物濃度を有し、且つ
前記ソース及びドレイン領域と少なくとも同じ深
さまで延びており、 該第２のタブ領域は表面領域を含み、該表面領
域は、該第２のタブ領域と実質的に同じ範囲を被
うが拡散長はより短く、該第２のタブ領域と同じ
伝導形をもつが該タブ領域の残りの領域のものよ
りも少なくとも２倍の不純物濃度を有し、且つ前
記ソース及びドレイン領域と少なくとも同じ深さ
まで延びていることを特徴とする、CMOSデバ
イス。 ２ 特許請求の範囲第１項に記載されたCMOS
デバイスにおいて、表面領域の不純物濃度は0.5
−５×1016イオン／cm3の範囲にあり、タブ領域の
残りの部分の不純物濃度は1015−1016イオン／cm3
の範囲内にあることを特徴とするCMOSデバイ
ス。 ３ 特許請求の範囲第１項に記載されたCMOS
デバイスにおいて、隣接したトランジスタのソー
ス及びドレイン領域は5μよりは離れず配置され
ることを特徴とするCMOSデバイス。 ４ 半導体の表面上の第１の多層マスクを形成す
る工程、その上に形成されたレジスト層により、
マスクの少なくとも一層中に窓を形成する工程、
該窓により規定された半導体の領域中に、一伝導
形の第１のタブ領域が形成されるように、半導体
を第１の不純物のイオンビームに露出する工程、
第１のマスクとその中の窓との上に第２のマスク
を形成する工程、下のレジスト層を除去すること
により、第１のマスクを被う第２のマスク部分を
除去する工程、第２のマスク層で被覆されていな
い領域中の第１のタブ領域に隣接した第１のタブ
領域とは反対の伝導形の第２のタブ領域が形成さ
れるように、構造体を第２の不純物のイオンビー
ムに当てる工程、第２のマスクを除去し、第１の
マスクで被覆されていない半導体の領域中に該一
伝導形の第１の表面領域が形成されるよう、半導
体を第３の不純物のイオンビームに当てる工程、
第１のマスクで被覆されていない半導体の領域上
に厚い酸化膜を形成し、第１のマスクの少なくと
も一層を除去する工程、該厚い酸化物部分で被覆
されていない半導体の領域中に、該反対伝導形の
第２の表面領域が形成されるように、半導体を第
４の不純物のイオンに当てる工程を含む、半導体
基板の一主表面に形成された反対伝導形の隣接領
域を含むCMOSデバイスの製造方法。 ５ 特許請求の範囲第４項に記載された方法にお
いて、第１のマスク層は二酸化シリコン、窒化シ
リコン及び二酸化シリコンの連続した層から成る
ことを特徴とする方法。 ６ 特許請求の範囲第４項に記載された方法にお
いて、第二のマスク材料はアルミニウムから成る
ことを特徴とする方法。 ７ 特許請求の範囲第４項に記載された方法にお
いて、第１及び第３のイオンビームはリンイオン
から成り、第２及び第４のイオンビームはホウ素
から成ることを特徴とする方法。 ８ 特許請求の範囲第７項に記載された方法にお
いて、第１のビームのエネルギーは10−200KeV
の範囲にあり、第２のビームのエネルギーは40−
100KeVの範囲にあり、第３のビームのエネルギ
ーは30−100KeVの範囲にあり、第４のビームの
エネルギーは30−50KeVの範囲にあることを特
徴とする方法。 ９ 特許請求の範囲第４項に記載された方法にお
いて、表面領域の不純物濃度は0.5−５×1016イ
オン／cm3の範囲内にあり、タブ領域の残りの部分
の不純物濃度は1015−1016イオン／cm3の範囲内に
あり、表面領域の不純物濃度は、各タブ領域の残
りの部分の不純物濃度の少なくとも２倍であるこ
とを特徴とする方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/243,621 US4684971A (en) | 1981-03-13 | 1981-03-13 | Ion implanted CMOS devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162363A JPS57162363A (en) | 1982-10-06 |
| JPH0352224B2 true JPH0352224B2 (ja) | 1991-08-09 |
Family
ID=22919474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57040087A Granted JPS57162363A (en) | 1981-03-13 | 1982-03-13 | Semiconductor device and method of producing same |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4684971A (ja) |
| JP (1) | JPS57162363A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3149185A1 (de) * | 1981-12-11 | 1983-06-23 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS6017945A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置およびその製造方法 |
| JPS6047457A (ja) * | 1983-08-26 | 1985-03-14 | Mitsubishi Electric Corp | 半導体装置 |
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| KR930010088B1 (ko) * | 1985-04-24 | 1993-10-14 | 가부시기가이샤 히다찌세이꾸쇼 | 반도체 기억장치와 그 제조방법 |
| US4889825A (en) * | 1986-03-04 | 1989-12-26 | Motorola, Inc. | High/low doping profile for twin well process |
| US4929565A (en) * | 1986-03-04 | 1990-05-29 | Motorola, Inc. | High/low doping profile for twin well process |
| FR2607593B1 (fr) * | 1986-11-28 | 1989-07-21 | Thomson Cgr | Sonde d'appareil a ultrasons a barrette d'elements piezo-electriques |
| JPS6410656A (en) * | 1987-07-03 | 1989-01-13 | Hitachi Ltd | Complementary type semiconductor device |
| JPS6449273A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| DE4244882C2 (de) * | 1991-05-03 | 1999-06-24 | Hyundai Electronics Ind | Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen |
| DE4214302C2 (de) * | 1991-05-03 | 2000-01-13 | Hyundai Electronics Ind | Verfahren zur Herstellung einer CMOS-Struktur mit Doppelwannen |
| US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| TW497165B (en) * | 1999-06-30 | 2002-08-01 | Hitachi Ltd | Method for manufacturing semiconductor integrated circuit device, optical mask used therefor, method for manufacturing the same, and mask blanks used therefor |
| TW541605B (en) * | 2000-07-07 | 2003-07-11 | Hitachi Ltd | Fabrication method of semiconductor integrated circuit device |
| JP3760086B2 (ja) * | 2000-07-07 | 2006-03-29 | 株式会社ルネサステクノロジ | フォトマスクの製造方法 |
| JP2002184669A (ja) | 2000-12-14 | 2002-06-28 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2002196470A (ja) | 2000-12-26 | 2002-07-12 | Hitachi Ltd | フォトマスクの製造方法および半導体集積回路装置の製造方法 |
| JP2002202585A (ja) | 2000-12-27 | 2002-07-19 | Hitachi Ltd | フォトマスクの製造方法および半導体集積回路装置の製造方法 |
| JP3827544B2 (ja) | 2001-08-31 | 2006-09-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2003121977A (ja) * | 2001-10-12 | 2003-04-23 | Hitachi Ltd | 半導体集積回路装置の製造方法およびマスク |
| JP2003287875A (ja) * | 2002-01-24 | 2003-10-10 | Hitachi Ltd | マスクの製造方法および半導体集積回路装置の製造方法 |
| JP3754378B2 (ja) * | 2002-02-14 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| DE10254473B4 (de) * | 2002-11-21 | 2006-11-30 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiterschaltung |
| US20060049464A1 (en) | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
| WO2014018776A1 (en) | 2012-07-26 | 2014-01-30 | Massachusetts Institute Of Technology | Photonic integrated circuits based on quantum cascade structures |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3821781A (en) * | 1972-11-01 | 1974-06-28 | Ibm | Complementary field effect transistors having p doped silicon gates |
| JPS5910059B2 (ja) * | 1975-08-29 | 1984-03-06 | ソニー株式会社 | 半導体装置の製法 |
| US4217149A (en) * | 1976-09-08 | 1980-08-12 | Sanyo Electric Co., Ltd. | Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion |
| US4212100A (en) * | 1977-09-23 | 1980-07-15 | Mos Technology, Inc. | Stable N-channel MOS structure |
| US4231055A (en) * | 1977-11-16 | 1980-10-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Complementary MOS transistors without an isolation region |
| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
-
1981
- 1981-03-13 US US06/243,621 patent/US4684971A/en not_active Expired - Lifetime
-
1982
- 1982-03-13 JP JP57040087A patent/JPS57162363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4684971A (en) | 1987-08-04 |
| JPS57162363A (en) | 1982-10-06 |
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