JPH02246376A

JPH02246376A - 半導体装置

Info

Publication number: JPH02246376A
Application number: JP1068639A
Authority: JP
Inventors: Tatsuya Kajita; 達也鍛治田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕浮遊ゲート型電界効果トランジスタのゲート電極に、周
辺素子のゲート電極の材質とは異なる材質を選んだ半導
体装置に関し、浮遊ゲート型電界効果トランジスタのゲート酸化膜劣化
防止と、高速動作とを両立した半導体装置の実現を目的
とし、非単結晶シリコンからなる制御ゲート電極を有する浮遊
ゲート型の電気的書き換え可能な不揮発性メモリと、非
単結晶シリコンと高融点金属シリサイドとからなる電極
、もしくは配線とを存して構成される。

〔産業上の利用分野〕

本発明は、浮遊ゲート型電界効果トランジスタのゲート
電極に、周辺素子のゲート電極の材質とは異なる材質を
選んだ半導体装置に関する。

近年、電子機器の全自動化が普及するにつれ、電子機器
へのＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ
　Ｅｌａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａ＋ｕｉａｂ
ｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　；電気的消
去および書き換え可能な不揮発性メモリ）の組み込みが
盛んに行われるようになった。このＥＥＰＲＯＭはＦＥ
Ｔの一種であり、ゲート電極に酸化膜等の絶縁膜がサン
ドイッチされた二重構造をしていて、絶縁膜を挟む二つ
のゲート電極のうち、浮遊ゲートと呼ばれる下部ゲート
電極に電荷が蓄えられ、記憶素子となるものである。

ところで、この浮遊ゲートに蓄えられた電荷を高速に読
み出すには、ゲート電極や配線層自体の電気抵抗が低く
ある方が有利である。そしてまた、浮遊ゲートに蓄えら
れる電荷を保持してお（ためには、浮遊ゲートの上下に
ある酸化膜に欠陥が少なくなければならない。

〔従来の技術〕

以下、従来の半導体記憶装置の概要を第３図を参照して
説明する。

第３図は、従来の半導体記憶装置の要部断面図である。

第３図中、装置はメモリトランジスタＡと周辺トランジ
スタＢからなり、このうちメモリトランジスタＡは、基
板３上に積層した第１のゲート酸化膜４の表面に、下か
らポリシリコンからなる浮遊ゲート電極１１．第２のゲ
ート酸化膜４７゜ポリシリコン１２にＷＳｉｚ　（タン
グステンシリサイド）　１９等の高融点金属シリサイド
を重ねた、いわゆるポリサイド構造の制御ゲート電極Ｉ
Ａを順に積層したものである。また基板３のゲート直下
両側には、ソース・ドレイン領域５が設けられる。同様
に周辺トランジスタＢは、フィールド酸化膜４２間の第
１のゲート酸化膜４表面に設けられ、ポリサイド構造の
ゲート電極ＩＢを有するものである。

このように従来の半導体記憶装置では、浮遊ゲート型電
界効果トランジスタの制御ゲート電極を始めとする装置
内部の素子、並びに配線の材質としては、データの読み
出し速度を高めようとして、低抵抗のポリサイド、すな
わちポリシリコン表面に高融点金属シリサイドを形成し
たものを用いるのが一般的である。つまりゲートは多層
構造をなしていて、このうち制御ゲート電極部分では、
上から高融点金属シリサイド、ポリシリコン、酸化膜の
三層構造ができている。ところが、この高融点金属シリ
サイドは、酸化膜に比して圧倒的に面応力が強く、この
応力によるストレスが薄い第２の酸化膜に加わって酸化
膜中に欠陥を生じさせ、酸化膜の誘電特性を劣化させる
原因になっている。

メモリトランジスタのゲート酸化膜は、書き込みや消去
のために、一般のＦＥＴのそれに比べて薄く形成される
のが普通である。しかもメモリトランジスタのゲート酸
化膜には、１０ＭｅＶ／ｃ腸もの高電界がかけられる。

このため近年では、浮遊ゲートに蓄えられた電荷を逃が
さないよう保持するためにゲート酸化膜に求められる精
度は、既にリーク電流がｆＡ（フェムトアンペア；　１
０−”　Ａ）レベルの攻防に到っている。また高融点金
属シリサイドと薄い酸化膜との間には、ポリシリコンが
挟まれているが、ゲート酸化膜に要求される精度を考え
ると、このポリシリコンとて面応力を吸収して酸化膜中
の欠陥発生を避ける緩衝部にはなりえない。

〔発明が解決しようとする課題〕

つまり、浮遊ゲート型電界効果トランジスタのゲート電
極にも、低抵抗の高融点金属シリサイドを用いると、シ
リサイドの面応力によってポリシリコン表面のゲート酸
化膜にストレスが加わり、酸化膜の誘電特性を劣化させ
、半導体装置の特性とその信鯨性を低下させるという欠
点があった。

本発明は上述のような点に鑑みてなされたものであり、
浮遊ゲート型電界効果トランジスタのゲート酸化膜劣化
防止と、高速動作とを両立した半導体装置の実現をその
課題とする。

〔課題を解決するための手段〕

上記課題、は、非単結晶シリコンからなる制御ゲート電
極を有する浮遊ゲート型の電気的書き換え可能な不揮発
性メモリと、非単結晶シリコンと高融点金属シリサイド
とからなる電極、もしくは配線とを有する半導体装置に
よって達成される。

〔作用〕

前記したストレスの問題が危惧されるのは、この浮遊ゲ
ート型電界効果トランジスタに限られる。

その理由を以下で詳述する。浮遊ゲート型電界効果トラ
ンジスタ以外の周辺トランジスタのゲート酸化膜は十分
厚いうえに、ゲート酸化膜にかかる電界は高々知れてい
る。ゲート酸化膜は十分厚いうえに高電界が加わるわけ
でもないので、ゲート電極に高融点金属シリサイドを用
いても、面応力が与えるゲート酸化膜のストレスは問題
にならない。しかし、浮遊ゲート型電界効果トランジス
タのゲート酸化膜は、書き込みや消去のために、薄く形
成されるのが普通である。しかも浮遊ゲート型電界効果
トランジスタのゲート酸化膜には、周辺トランジスタの
それにかかる電界をはるかに上回るｌＯＭｅＶ／ｃｍも
の高電界がかけられる。このために、浮遊ゲート型電界
効果トランジスタのゲート酸化膜には、微小なりとも欠
陥が生じることは許されず、リーク電流がｆＡ（フェム
トアンペア；　１０−”　Ａ）レベルの極めて高い精度
が求められている。従って、周辺トランジスタでは問題
にならない高融点金属シリサイドの面応力によるゲート
酸化膜のストレスも、浮遊ゲート型電界効果トランジス
タでは問題になるのである。

以上を踏まえ本発明では、浮遊ゲート型電界効果トラン
ジスタのゲート電極は、高融点金属シリサイドを用いず
にポリシリコンのみから形成し、一方、応力歪みの問題
のない浮遊ゲート型電界効果トランジスタ以外の部分は
、抵抗の小さいポリサイドで配線して、装置の動作を高
速化しようとするものである。

〔実施例〕

それでは以下で、本発明の一実施例について、第１図、
第２図を参照して説明する。

第１図は、本発明の一実施例による半導体記憶装置の要
部断面図である。また第２図は、本発明の一実施例に則
した半導体記憶装置の製造工程図である。（ａ）〜（ｋ
）の工程順に装置の断面を示している。第１図、第２図
が示す装置は、メモリトランジスタＡ（図の左側の素子
）と周辺トランジスタＢ（図の右側の素子）からなり、
このうちメモリトランジスタＡは、基板３上に積層した
第１のゲート絶縁膜４の表面に、下から浮遊ゲート電極
１１．第２のゲート酸化膜４７．制御ゲート電極１２を
順に積層したものである。また基板３のゲート直下両側
には、ソース・ドレイン領域５が設けられる。同様にＦ
ＥＴである周辺トランジスタＢは、フィールド酸化膜４
２間の第１のゲート酸化膜４表面に設けられ、ＣｖＤに
よりポリシリコン１２にＷＳｔｚ　（タングステンシリ
サイド）１３を重ねたポリサイドのゲート電極ＩＢを有
するものである。

第２図（ａ）参照ｎチャネルのエンハンスメント型のメモリトランジスタ
を例として、その製造工程を説明する。

まず、用意した厚さ約６００μｍのｐ型シリコン基板３
の表面を、１０００°Ｃに加熱して厚さ３０〜１００人
の酸化Ｊｆ！４１を形成し、次いでこの酸化膜４１表面
に一様に厚さ１０００〜２０００人の窒化膜４９をＣＶ
Ｄ法で形成する。この表面に開孔部のあるレジスト６１
をマスクとして形成後、基板をＨ，ＰＯ，（リン酸）に
さらして選択的に窒化膜４９を残す。

第２図Ｃｂ’）参照更にこの基板面を１０００℃に加熱して、マスク開孔部
を熱酸化し、素子分離用のフィールド酸化膜４２を形成
する。このフィールド酸化膜４２の厚さは、約２００〜
１０００人程度である。

第２図（Ｃ）参照次いで先ず基板表面をＨ３ＰＯ４（リン酸）にさらして
窒化膜４９をすべて剥離する。その後、フィールド酸化
膜４２間の酸化膜４１表面からしきい値制御用にドーズ
量Ｉ　Ｘ　１０目ｃｒａ−”〜Ｉ　Ｘ　１０’　３ｃｍ
−”のＢ・　（ボロン）イオンを注入して、ｐ型Ｎ５２
を形成する０次にソース・ドレイン領域５となるｎ型領
域を形成するため、レジスト等のマスク６０を用いてド
ーズ量Ｉ　Ｘｌ０１３〜Ｉ　Ｘ１０１６ｃｍ−”でＡｓ
”　　（砒素）イオン５１を注入する。

第２図（ｄ）参照この酸化膜４１はイオン注入で痛んだため、ＨＦ（フッ
酸）を用いたウェットケミカルエツチングで剥離して同
じ領域に新しく厚さ約２００〜１０００人の第１のゲー
ト酸化膜４を、１０００°Ｃ程度で熱酸化して形成する
。

第２図（ｅ）参照電荷をフローティングゲートに注入できるように、第１
のゲート酸化膜４の一部を薄くしなければならない、こ
のために先ず基板の全面にマスクとしてのレジスト６２
を塗布し、続いて第１のゲート酸化！４のドレイン側一
部表面をＨＦ（フッ酸）のウェットケミカルエツチング
で除去し、厚さ約５０〜２００人の薄い酸化膜４５を形
成する。

第２図（ｆ）参照公知の方法でレジスト６３を剥離し、次いで基板の表面
全体には、気相成長（ＣＶＤ）法でポリシリコン層１１
を２０００人形成する。

第２図（ｇ）参照さらに、各素子となる部分の表面には、マスクとなるレ
ジスト６３を塗布する。

第２図（ｈ）参照再びエツチング液を基板表面に作用させ、レジスト６３
をマスクにして、メモリトランジスタＡの浮遊ゲート電
極となる部分以外のポリシリコン１１を除去する。こう
してメモリトランジスタＡでは、厚さ２０００人の浮遊
ゲート電極１１が形成する。

以下（ｉ）〜（ｋ）の工程では、−旦メモリトランジス
タＡ１周辺トランジスタＢの両方の全面にポリシリコン
、ＷＳｔ（タングステンシリサイド）を順に重ねて形成
し、このうちのメモリトランジスタＡ表面にのみ開孔が
あるマスクを用い、メモリトランジスタＡ表面のＷＳｉ
　　（タングステンシリサイド）だけをエツチングする
との手順により、メモリトランジスタＡではポリシリコ
ン、周辺トランジスタＢではポリサイドの電極を形成す
る。

第２図（ｉ）参照さらにこの浮遊ゲート電極１１表面を１０００°Ｃ〜１
２００°Ｃ加柚して、公知の熱酸化法により厚さ１００
〜１０００人の第２のゲート酸化膜４７を形成する。こ
の第２のゲート酸化膜４７のうちメモリトランジスタの
浮遊ゲート電極１１頂部に形成されたものは、後には電
極に挟まれたゲート酸化膜となる。第２のゲート酸化膜
４７を形成後、気相成長（ＣＶＤ）法で基板面全体に厚
さ２０００人のポリシリコン１２を形成する。続いてこ
のポリシリコン１２の表面に、気相成長（ＣＶＤ）法で
ＷＳｉｚ　（タングステンシリサイド）１３を厚さ２０
００人−様に形成する。さらにメモリトランジスタＡ表
面に開孔部を有するレジスト６４を約０．２〜７μｍの
厚さに形成する。この後、メモリトランジスタＡとなる
部分の表面にあるー５１２（タングステンシリサイド）
１３を剥離するために、ＨＦ（フッ酸）系のエツチング
液を作用させ、ウェットエツチングする。あるいはこの
剥離工程で、ＮＨ，ＯＨ／Ｈ，Ｏ□／Ｈ３０溶液を用い
ることも有効である。

第２図（ｊ）参照ゲート電極の一部をなすポリシリコン１２を選択的に除
去する必要がある。このために先ずエツチング時のマス
クとなるレジスト６５を、メモリトランジスタＡと周辺
トランジスタＢとなる表面に形成する。レジスト６５形
成後に、塩素（Ｃ１２）と六フッ化イオウ（ＳＦａ　）
の混合ガスを用いたＲＩＥ（反応性イオンエツチング）
を施すことにより、ポリシリコン１２をエツチング除去
し、厚さ２０００人の制御ゲート電極１２を形成する。

第２図（ｋ）参照こうしてメモリトランジスタＡでは、下から浮遊ゲート
電極（ポリシリコン層）１１．第２のゲート酸化膜４７
．制御ゲート電極（ポリシリコン層）１２、レジスト６
５の順に積層した構造が形成される。

第１図参照続いて、メモリトランジスタＡの制御ゲート電極１２表
面に形成されたレジスト６５を酸素（０２）ガスを用い
たＲＩＥ等によってエツチング除去する０以上の工程を
経て、第１図に示される半導体記憶装置が完成する。

この半導体記憶装置では、メモリトランジスタＡのゲー
トは、下から第１のゲート酸化膜４．浮遊ゲート電極１
１．第２のゲート酸化膜４７．制御ゲート電極１２の順
に層をなし、このうち制御ゲート電極１２はポリシリコ
ンのみからなり、高融点金属シリサイドを重ねていない
ので、面応力によって第２のゲート酸化膜４７が劣化す
るおそれはない。

一方、メモリトランジスタＡのゲート電極部以外の部分
、すなわち配線部分や、周辺トランジスタＢのゲートは
、下から第１のゲート酸化膜４．ゲート電極ＩＢが順に
層をなし、このうちゲート電極ＩＢはポリシリコン１２
にＷＳｉｚ　（タングステンシリサイド）１３を重ねた
構造をしているので、電流路が低抵抗化されて、素子の
動作は高速化できる。このため、浮遊ゲート型電界効果
トランジスタのゲート酸化膜の劣化が少なく、しかもデ
ータ読み出しの速い半導体記憶装置が実現できた。なお
本発明は、この一実施例に限定されず、多数の変形が可
能である。例えば本実施例では、メモリトランジスタの
製造工程について説明してきたが、メモリ以外の素子に
対しても本発明は適用できる。また材料を変形すること
もできる。他にも本実施例では、メモリトランジスタの
電極と周辺部トランジスタの電極を一緒に形成している
が、両者の電極を別々に形成することもできる。また本
実施例では、ｎチャネルトランジスタの製造方法を示し
たが、ｎ型基板にｐ型のソース・ドレイン層を形成して
ｐチャネルトランジスタを製造することも可能である。

〔発明の効果〕

本発明によれば、高信幀性と高速動作とが両立した半導
体装置を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置の要部
断面図、第２図は本発明の一実施例による半導体記憶装
置の製造工程図、第３図は従来の半導体記憶装置の要部
断面図中である。図中、Ａ・・・メモリトランジスタ、Ｂ・・・周辺トラ
ンジスタ、　ＩＡ・・・制御ゲート電極、　ＩＢ・・・
ゲート電極。１１・・・浮遊ゲート電極（ポリシリコン）、１２・・
・制御ゲート電極（ポリシリコン）、１３・”ＷＳｉｘ
　（タングステンシリサイド）、１９・・・−５ｔ、　
ｄタングステンシリサイド）、３・・・基板、４・・・
第１のゲート酸化膜。４１・・・酸化膜、４２・・・フィールド酸化膜、４５
・・・薄い酸化膜、４７・・・第２のゲート酸化膜、４
９・・・窒化膜、５・・・ソース・ドレイン領域、５１
・・・不純物イオン（Ａｓ”）、５２・・・ｐ型層、　
６１．６２．６３．６４．６５・・・レジストである。

Claims

【特許請求の範囲】非単結晶シリコンからなる制御ゲート電極（１２）を有
する浮遊ゲート型の電気的書き換え可能な不揮発性メモ
リ（Ａ）と、非単結晶シリコンと高融点金属シリサイドとからなる電
極、もしくは配線（Ｂ）とを有する半導体装置。