JPH03211775A - 半導体不揮発性メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フローティングゲート上に絶縁膜を介してコ
ントロールゲートが積層された構造のメモリトランジス
タを有する半導体不揮発性メモリの製造方法に関する。

〔発明の概要〕

本発明は、フローティングゲート上に絶縁膜を介してコ
ントロールゲートが積層された構造のメモリトランジス
タを有し、フローティングゲートとコントロールゲート
とがメモリトランジスタのチャネル長方向に自己整合的
に形成された半導体不揮発性メモリの製造方法において
、コントロールゲートをマスクとしてメモリトランジス
タのソース領域となる部分の周辺部のフィールド酸化膜
を選択的に除去した後にソース領域及びドレイン領域を
形成するための不純物のイオン注入を行うようにするこ
とによって、メモリセルの高集積密度化を図ることがで
きるようにしたものである。

また、本発明は、フローティングゲート上に絶縁膜を介
してコントロールゲートが積層された構造のメモリトラ
ンジスタを有し、フローティングゲートとコントロール
ゲートとがメモリトランジスタのチャネル長方向に自己
整合的に形成された半導体不揮発性メモリの製造方法に
おいて、コントロールゲートをマスクとしてメモリトラ
ンジスタのソース領域及びドレイン領域となる部分の半
導体基板中に第１の不純物のイオン注入を低濃度で行う
工程と、ソース領域となる部分の半導体基板中に第２の
不純物のイオン注入を高濃度で行う工程と、コントロー
ルゲート及びフローティングゲートの側面にサイドウオ
ールスペーサを形成した後、サイドウオールスペーサを
マスクとしてソース領域及びドレイン領域となる部分の
半導体基板中に第３の不純物のイオン注入を高濃度で行
う工程とを具備することによって、メモリトランジスタ
をＬＤＤ構造とした場合においてもメモリセルの特性劣
化を防止することができるようにしたものである。

〔従来の技術〕

従来、この種の半導体不揮発性メモリとして、Ｅ　Ｐ　
ＲＯＭ　（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）が知ら
れている。近年、このＥＰＲＯＭの高集積化及び書き込
み特性の向上を図るため、その製造方法としては、コン
トロールゲートとフローティングゲートとをメモリトラ
ンジスタのチャネル長方向に自己整合的に形成すること
ができるダブルセルファライン（Ｄｏｕｂｌｅ　５ｅｌ
ｆ　Ａｌｉｇｎ）方式と呼ばれる方法が一般的に用いら
れている。

第４図はこのダブルセルファライン方式で製造された従
来のＥＦＲＯＭの平面図を示し、第５図は第４図のＶ−
Ｖ線に沿っての拡大断面図である。

第４図及び第５図を参照してダブルセルファライン方式
によるＥＰＲＯＭの製造方法の概略を説明すると次の通
りである。すなわち、第４図及び第５図に示すように、
まずＰ型シリコン（Ｓｉ　）基板１０１の表面にフィー
ルド酸化膜１０２を選択的に形成して素子間分離を行っ
た後、このフィールド酸化膜１０２で囲まれた活性領域
の表面にゲート絶縁膜１０３を形成する。次に、−層目
の多結晶Ｓｉ膜（図示せず）を全面に形成し、この多結
晶５１１ｇに例えばリン（Ｐ）のような不純物をドープ
して低抵抗化した後、この多結晶Ｓｉ膜上にカップリン
グ絶縁膜１０４を形成する。次に、このカップリング絶
縁膜１０４上に第４図に示すような形状のレジストパタ
ーン１０５をリソグラフィーにより形成する。このレジ
ストパターン１０５０幅は、後述のフローティングゲー
トＦＧ′の、メモリ（・ランジスタのチャネル幅方向の
幅に等しい。

次に、このレジストパターン１０５をマスクとしてカッ
プリング絶縁膜１０４及び−層閂の多結晶Ｓｉ膜を順次
エツチングする。次に、二層目の多結晶Ｓｉ膜を全面に
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
ドープして低抵抗化した後、この多結晶Ｓｉ膜上に後述
のコントロールゲートＣＧ′の形状に対応した形状のレ
ジストパターン（図示せず）をリソグラフィーにより形
成する。

次に、このレジストパターンをマスクとして例えば反応
性イオンエツチング（ＲＩ　Ｅ）法によりこの二層目の
多結晶Ｓｉ膜、カップリング絶縁膜１０４及び−層目の
多結晶Ｓｉ膜を基板表面と垂直方向に順次エツチングす
る。これによって、二層目の多結晶Ｓｉ膜から成るコン
トロールゲートＣＧ’と一層目の多結晶Ｓｔ膜から成る
フローティングゲートＦＣ’とがメモリトランジスタの
チャネル長方向に自己整合的に形成される。次に、レジ
ストパターンを除去した後、コントロールゲートＣＧ′
の上面及び側面並びにフローティングゲートＦＧ′の側
面にＳｉＯ２膜のような絶縁膜１０６を形成する。次に
、このコントロールゲートＣＧ′をマスクとしてｐ型Ｓ
ｔ基板１０１中に例えばヒ素（Ａｓ）のようなｎ型不純
物を高濃度にイオン注入する。

これによって、例えばｎ゛型のソース領域１０７及びド
レイン領域１０８がコントロールゲートＣＧ′及びフロ
ーティングゲートＦＧ′に対して自己整合的に形成され
る。ここで、ソース領域１０７はソース線を兼用する。

Ｃ′はビット線（図示せず）をドレイン領域１０８にコ
ンタクトさせるためのコンタクトホールを示す。

なお、特開昭６２−１６３３７６号公報には、フローテ
ィングゲートと素子間分離領域とを自己整合的に形成す
ることによってメモリセルの高集積密度化を図ったＥＰ
ＲＯＭの製造方法が開示されている。

〔発明が解決しようとする課題〕

上述の第４図及び第５図に示す従来のＥＦＲＯＭにおい
ては、ソース領域１０７側の最小ルールＲは２ａ＋ｂと
なっている。ここで、ａはコントロールゲートＣＧ′を
形成するためのリソグラフィー工程におけるフィールド
酸化膜１０２との位置合わせ余裕（例えば、０．２μｍ
程度）とフィールド酸化膜１０２の端部のバーズビーク
の長さ（例えば、０．４μｍ程度）との合計の寸法（例
えば、０．６μｍ程度）である。また、ｂは実際にソー
ス領域１０７となる部分の幅である。ＥＦＲＯＭが高集
積化するにつれてｂは小さくなってきており、例えば１
メガビツト〜４メガビツトのＥＦＲＯＭにおいては１μ
ｍ程度となるが、ａは露光装置の合わせ精度とフィール
ド酸化膜１０２のバーズビーク長とで決まるため、０．
６μｍ程度以下にすることは困難である。このため、ソ
ース領域１０７側の最小ルールをより縮小することは困
難であり、従ってメモリセルの高集積密度化を図ること
は困難であった。

一方、上述の従来のダブルセルファライン方式によるＥ
ＦＲＯＭの製造方法においては、第４図に示すレジスト
パターン１０５をマスクとして一層目の多結晶Ｓｔ膜を
エツチングすることによりこの一層目の多結晶Ｓｉ膜の
チャネル幅方向の幅をフローティングゲー）ＦＣ’と同
一幅にあらかじめ規定しておくことはすでに述べた通り
であるが、この−層目の多結晶Ｓｉ膜がエツチング除去
された部分には薄いゲート絶縁膜１０３が露出する。そ
して、この露出したゲート絶縁膜１０３は、−層目の多
結晶Ｓｉ膜上に形成されたカップリング絶縁膜１０４の
エツチング時に同時にエツチング除去されるため、この
部分にＰ型Ｓｉ基板１０１が露出し、次に行われる一層
目の多結晶Ｓｔ膜のエツチング時にこの部分のｐ型Ｓｔ
基板１０１がエツチングされて段差が形成されてしまう
（第４図において、このｐ型Ｓｉ基板１０１がエツチン
グされた領域に斜線を施す）。

このため、メモリトランジスタをいわゆるＬＤＤ　（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造とした場
合には第６図に示すようになる。ここで、第６図は第４
図のＶＩ−ＶＩ線に沿っての拡大断面図に対応するもの
である。第６図に示すように、このＬＤＤ構造のメモリ
トランジスタにおいては、ソース領域１０７及びドレイ
ン領域１０８のうち、コントロールゲー）ＣＧ’及びフ
ローティングゲートＦＧ’の側面に形成されたサイドウ
オールスペーサ１０９の下側の部分にｎ−型の低不純物
濃度部１０７ａ。

１０８ａが形成されている。このようなＬＤＤ構造のメ
モリトランジスタを形成するためには、サイドウオール
スペーサ１０９を形成する前にコントロールゲー）ＣＧ
′をマスクとしてＰ型Ｓｉ基板１０１中に例えばＰのよ
うなｎ型不純物を低濃度にイオン注入し、次いでサイド
ウオールスペーサ１０９を形成した後、このサイドウオ
ールスペーサ１０９をマスクとしてｐ型Ｓｉ基板１０１
中に例えばＡｓのようなｎ型不純物を高濃度にイオン注
入する。この場合、Ｐ型Ｓｔ基板１０１の表面に形感さ
れる上述の段差部の側面にもサイドウオールスペーサ１
０９が形成されることから、このサイドウオールスペー
サ１０９の下側の部分にはｎ−１の低不純物濃度部１０
７ａＬか形成されないことになる。ところが、通常のＬ
ＤＤ構造のメモリトランジスタにおけるｎ−型の低不純
物濃度部１０７ａのシート抵抗は、ｎ３型のソース領域
１０７のシート抵抗の２倍程度である。このため、ソー
ス領域１０７の抵抗が上昇し、読み出し時のドレイン電
流■。の低下や書き込み時のしきい値電圧のシフト量Δ
■いの低下など、メモリセルの特性劣化を招いてしまう
という問題があった。

従って本発明の目的は、メモリセルの高集積密度化を図
ることができる半導体不揮発性メモリの製造方法を提供
することにある。

本発明の他の目的は、メモリセルの特性劣化を防止する
ことができる半導体不揮発性メモリの製造方法を提供す
ることにある。

〔課題を解決するための手段］ 上記目的を達成するために、本発明は、フローティング
ゲート（ＦＧ）上に絶縁膜（４）を介してコントロール
ゲート（ＣＧ）が積層された構造のメモリトランジスタ
を有し、フローティングゲート（ＦＧ）とコントロール
ゲー）　（ＣＧ）とがメモリトランジスタのチャネル長
方向に自己整合的に形成された半導体不揮発性メモリの
製造方法において、コントロールゲート（ＣＧ）をマス
クとしてメモリトランジスタのソース領域（８）となる
部分の周辺部のフィールド酸化膜（２）を選択的に除去
した後にソース領域（８）及びドレイン領域（９）を形
成するための不純物のイオン注入を行うようにしている
。

また、本発明は、フローティングゲート（ＦＣ）上に絶
縁膜（４）を介してコントロールゲート（ＣＧ）が積層
された構造のメモリトランジスタを有し、フローティン
グゲート（ＦＣ）とコントロールゲート（ＣＣ）とがメ
モリトランジスタのチャネル長方向に自己整合的に形成
された半導体不揮発性メモリの製造方法において、コン
トロールゲート（ＣＧ）をマスクとしてメモリトランジ
スタのソース領域（８）及びドレイン領域（９）となる
部分の半導体基板（１）中に第１の不純物のイオン注入
を低濃度で行う工程と、ソース領域となる部分の半導体
基板（１）中に第２の不純物のイオン注入を高濃度で行
う工程と、コントロールゲート（ＣＧ）及びフローティ
ングゲート（ＦＧ）の側面にサイドウオールスペーサ（
１２）を形成した後、サイドウオールスペーサ（１２）
をマスクとしてソース領域（８）及びドレイン領域（９
）となる部分の半導体基板（１）中に第３の不純物のイ
オン注入を高濃度で行う工程とを具備する。

〔作用〕

上述のように構成された第１の発明の半導体不揮発性メ
モリの製造方法によれば、コントロールゲー）　（ＣＧ
）をマスクとしてメモリトランジスタのソース領域（８
）となる部分の周辺部のフィールド酸化ＩＩ！　（２）
を選択的に除去することにより、このソース領域（８）
となる部分の周辺部のフィールド酸化膜（２）のバーズ
ビーク部を除去することができるとともに、コントロー
ルゲート（ＣＧ）とこのソース領域（８）となる部分の
周辺部のフィールド酸化Ｍ（２）とを自己整合的に形成
することができる。このため、その後に行われるソース
領域（８）及びドレイン領域（９）を形成するための不
純物のイオン注入により、ソース領域（８）をソース領
域側の最小ルールと同一幅に形成することができる。こ
れによって、ソース領域側の最小ルールをより縮小する
ことができるようになるので、その分だけメモリセル１
個当たりの面積を縮小することができ、従ってメモリセ
ルの高集積密度化を図ることができる。

また、上述のように構成された第２の発明の半導体不揮
発性メモリの製造方法によれば、コントロールゲ−）（
ＣＧ）をマスクとして行われる低濃度の第１の不純物の
イオン注入とサイドウオールスペーサ（１４）をマスク
として行われる高濃度の第３の不純物のイオン注入とに
よりＬＤＤ構造のメモリトランジスタを形成することが
できる。

この場合、コントロールゲート（ＣＧ）及びフローティ
ングゲート（ＦＣ）の側面にサイドウオールスペーサ（
１４）を形成する際には、フローティングゲート（ＦＣ
）を形成するためのエツチング時に半導体基板（１）の
表面に形成された段差部の側面にもサイドウオールスペ
ーサ（１４）が形成されるが、この段差部の側面に形成
されたサイドウオールスペーサ（１４）の下側の部分の
半導体基板（１）には、高濃度で行われる第２の不純物
のイオン注入により、あらかじめ不純物が高濃度でイオ
ン注入されている。このため、この段差部の側面に形成
されたサイドウオールスペーサ（１４）の下側の部分の
半導体基板（１）も高不純物濃度となり、従ってソース
領域（８）は至る所高不純物濃度となる。これによって
、ソース領域（８）のシート抵抗の上昇を防止すること
ができるので、メモリセルの特性劣化を防止することが
できる。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれも本発明をダブルセルフ
ァライン方式によるＥＰＲＯＭの製造に適用した実施例
である。

第１図Ａ〜第１図Ｃは本発明の一実施例によるＥＰＲＯ
Ｍの製造方法を示し、第２図はこの実施例によるＥＰＲ
ＯＭの製造方法により製造されたＥＰＲＯＭの平面図で
ある。なお、第１図Ａ〜第１図Ｃに示す断面は、第２図
のＩ−１線に沿っての拡大断面に対応する。

この実施例においては、第１図Ａ及び第２図に示すよう
に、まず例えばｐ型Ｓｉ基板１の表面を選択的に熱酸化
することによりフィールド酸化膜２を形成して素子間分
離を行った後、このフィールド酸化膜２で囲まれた活性
領域の表面に例えば熱酸化法によりＳｉＯ□膜のような
ゲート絶縁膜３を形成する。次に、ＣＶＤ法により全面
に一層目の多結晶Ｓｔ膜を形成し、この多結晶Ｓｔ膜に
例えばＰのような不純物をドープして低抵抗化した後、
例えばこの多結晶Ｓｆ膜を熱酸化することによりこの多
結晶Ｓｉ膜上にＳｉＯ□膜のようなカップリング絶縁膜
４を形成する。次に、このカップリング絶縁膜４上に第
２図に示すような形状のレジストパターン５をリソグラ
フィーにより形成する。このレジストパターン５の幅は
、後述のフローティングゲートＦＧの、メモリトランジ
スタのチャネル幅方向の幅に等しい。次に、このレジス
トパターン５をマスクとしてこれらのカップリング絶縁
膜４及び−層目の多結晶Ｓｔ膜を順次エツチングするこ
とにより、この多結晶Ｓｔ膜のチャネル幅方向の幅をフ
ローティングゲートＦＧと同一幅にあらかじめ規定して
おく。次に、ＣＶＤ法により全面に二層目の多結晶Ｓｉ
膜を形成した後、この多結晶Ｓｉ膜に例えばＰのような
不純物をドープして低抵抗化する。この後、この二層目
の多結晶Ｓｉ膜上に後述のコントロールゲートＣＧの形
状に対応した形状のレジストパターン（図示せず）をリ
ソグラフィーにより形成する。次に、このレジストパタ
ーンをマスクとして例えばＲＩＥ法によりこの二層目の
多結晶Ｓｉ膜、カップリング絶縁膜４及び−層目の多結
晶Ｓｉ膜を基板表面と垂直方向に順次エツチングする。

これによって、二層目の多結晶Ｓｉ膜から成るコントロ
ールゲートＣＧと一層目の多結晶Ｓｉ膜から成るフロー
ティングゲートＦＧとがメモリトランジスタのチャネル
長方向に自己整合的に形成される。なお、コントロール
ゲートＣＧの材料としては、例えばＰのような不純物が
ドープされた多結晶Ｓｉ膜上に例えばタングステンシリ
サイド（ＷＳｉｚ　）膜のような高融点金属シリサイド
膜を重ねたポリサイド膜を用いることもでき、この場合
には二層目の多結晶Ｓｔ腹膜上高融点金属シリサイド膜
を形成した後にパターンニングを行う。

次に、レジストパターンを除去した後、メモリトランジ
スタのソース領域となる部分に対応する部分が開口した
レジストパターン６をリソグラフィーにより形成する。

この場合、このレジストパターン６の両端部はコントロ
ールゲートＣＧ上に位置している。

次に、第１図Ｂ及び第２図に示すように、例えばＲＩＥ
法によりエンチングを行うことによりコントロールゲー
トＣＧをマスクとしてフィールド酸化膜２を選択的に除
去する。これによって、フィールド酸化膜２のバーズビ
ーク部が除去されるとともに、コントロールゲートＣＧ
とこの部分のフィールド酸化膜２とが自己整合的に形成
される。

そして、この場合、コントロールゲートＣＧの長手方向
に平行なコントロールゲートＣＧ及びフィールド酸化膜
２の端面ば互いに一致する。なお、このエツチングの際
のオーバーエツチングは最小にするのが好ましい。これ
は、このエツチングの際のＳｉに対する５ｉ０２の選択
比が必ずしも十分に大きくなく、多結晶Ｓｉ膜から成る
コントロールゲートＣＣ；やソース領域となる部分のｐ
型Ｓｉ基板１がエツチングされるおそれがあるためであ
る。

次に、レジストパターン６を除去した後、例えば熱酸化
法により、第１図Ｃに示すように、コントロールゲート
ＣＧの上面及び側面並びにフローティングゲートＦＧの
側面にＳｉＯ□膜のような絶縁膜７を形成する。この後
、コントロールゲートＣＧをマスクとしてＰ型Ｓｉ基板
１中に例えばＡｓのようなｎ型不純物を高濃度にイオン
注入することによって、第１図Ｃ及び第２図に示すよう
に、例えばｎ°型のソース領域８及びドレイン領域９を
コントロールゲートＣＧ及びフローティングゲートＦＧ
に対して自己整合的に形成する。

この後、層間絶縁膜やアルミニウム配線（図示せず）な
どを形成して、目的とするＥＰＲＯＭを完成させる。な
お、第２図において、Ｃはビット線（図示せず）をドレ
イン領域９にコンタクトさせるためのコンタクトホール
を示す。

以上のように、この実施例によれば、コントロールゲー
トＣＧをマスクとしてソース領域８となる部分の周辺部
のフィールド酸化膜２を選択的にエツチング除去してい
るので、このフィールド酸化膜２のバーズビーク部を除
去することができるとともに、コントロールゲートＣＧ
とこのフィールド酸化膜２とを自己整合的に形成するこ
とができる。そして、その後にコントロールゲートＣＧ
をマスクとしてｐ型Ｓｉ基板ｌ中にｎ型不純物を高濃度
にイオン注入することにより、ソース領域８をソース領
域側の最小ルールＲと同一幅に形成することができる。

これによって、従来に比べてソース領域側の最小ルール
Ｒを２ａ（第４図参照）だけ、具体的には例えば２Ｘ０
．６μｍ＝１．２μｍ程度だけ縮小することができる。

この結果、例えば１メガビツト〜４メガビツトのＥＦＲ
ＯＭにおいては、従来は２．２μｍ程度に制限されてい
たソース領域側の最小ルールＲを１μｍ程度に縮小する
ことができる。このため、その分だけメモリセルの面積
を縮小することができるようになり、従ってメモリセル
の高集積密度化を図ることができる。

次に、本発明の他の実施例について説明する。

この実施例は、メモリトランジスタをＬＤＤ構造とする
場合についてのものである。

第３図Ａ〜第３図りはこの実施例によるＥＰＲＯＭの製
造方法を示す。この実施例によるＥＰＲＯＭの製造方法
により製造されたＥＦＲＯＭ０平面図は第２図と同様で
ある。なお、第３図Ａ〜第３図りに示す断面は、第２回
の■−■線に沿っての拡大断面に対応する。

この実施例においては、上述の実施例と同様に工程を進
めて、第３図Ａ及び第２図に示すように、コントロール
ゲートＣＧ及びフローティングゲー）ＦＣをチャネル長
方向に自己整合的に形成する。

この場合、フローティングゲートＦＧを形成するための
一層目の多結晶Ｓｉ膜のエツチング時にこの一層目の多
結晶Ｓｉ膜で覆われていない部分のＰ型Ｓｉ基板１がエ
ツチングされてこの部分に段差が形成される。次に、例
えば熱酸化法によりコントロールゲートＣＧの上面及び
側面並びにフローティングゲー）ＦＣの側面に５ｉＯｚ
膜のような絶縁膜７を形成する。この後、コントロール
ゲートＣＧをマスクとしてｐ型Ｓｉ基板１中に例えばＰ
のようなｎ型不純物を低濃度にイオン注入する。これに
よって、コントロールゲートＣＧ及びフローティングゲ
ートＦＣに対して自己整合的に例えばｎ型の半導体領域
１０．１１が形成される。

次に、第３図Ｂ及び第２図に示すように、ソース領域と
なる部分に対応する部分が開口したレジストパターン６
をリソグラフィーにより形成する。

この後、このレジストパターン６をマスクとしてＰ型Ｓ
ｉ基板１中に例えばＡｓのようなｎ型不純物を高濃度に
イオン注入する。これによって、ソース領域となる部分
に例えばｎ゛型の半導体領域１３が形成される。この高
濃度のイオン注入のドーズ量は、具体的には例えば〜１
０”／ｃｉｉｌである。なお、この高濃度のｎ型不純物
のイオン注入によりｎ−型の半導体領域１０はほぼ完全
になくなるが、メモリトランジスタをＬＤＤ構造とする
場合においてもソース領域には低不純物濃度部を形成す
る必要はないので、これは全く問題とならず、むしろソ
ース領域８側には低不純物濃度部がない方が抵抗が小さ
くなるので好ましいと言える。

次に、レジストパターン６を除去した後、例えばＣＶＤ
法により全面に例えばＳｉｎ、膜を形成した後、このＳ
ｉｎ、膜をＲＩＥ法により基板表面と垂直方向にエツチ
ングする。これによって、第３図Ｃに示すように、コン
トロールゲートＣＧ及びフローティングゲートＦＣの側
面にサイドウオールスペーサ１４を形成する。この場合
、ｐ型５ｉｌｉ板１の表面に形成された上述の段差部の
側面にもサイドウオールスペーサ１４が形成される。

次に、このサイドウオールスペーサ１４をマスクとして
ｐ型Ｓｉ基板１中に例えばＡｓのようなｎ型不純物を高
濃度にイオン注入する。これによって、第３図りに示す
ように、コントロールゲートＣＧ及びフローティングゲ
ー）ＦＣに対して自己整合的にｎ゛型のソース領域８及
びドレイン領域９が形成される。ここで、ドレイン領域
７のうち、コントロールゲートＣＧ及びフローティング
ゲートＦＣの側面に形成されたサイドウオールスペーサ
１４の下側の部分には、先に形成されたｎ−型の半導体
領域１１から成る低不純物濃度部９ａが形成されている
。そして、これらのコントロールゲート、フローティン
グゲートＦＣ，ソース領域８及びドレイン領域９により
、ＬＤＤ構造のメモリトランジスタが形成される。

以上のように、この実施例によれば、コントロールゲー
トＣＧ及びフローティングゲートＦＧの側面にサイドウ
オールスペーサ１４を形成する前に、ソース領域８とな
る部分のｐ型Ｓｔ基板１中にｎ型不純物を高濃度でイオ
ン注入しているので、フローティングゲートＦＣを形成
するためのエツチング時にｐ型Ｓｉ基板１の表面に形成
された段差部の側面に形成されるサイドウオールスペー
サ１４の下側の部分のＰ型Ｓｔ基板１中にｎ゛型の半導
体領域１３をあらかじめ形成しておくことができる。こ
のため、ソース領域８は、上述の段差部の部分を含めて
至る所高不純物濃度となるので、ソース領域８のシート
抵抗の上昇を防止することができる。これによって、メ
モリトランジスタをＬＤＤ構造とした場合においてもメ
モリセルの特性劣化を防止することができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の第２の実施例においては、レジストパタ
ーン６を用いてソース領域８となる部分の全体に高濃度
のｎ型不純物のイオン注入を行っているが、この高濃度
のｎ型不純物のイオン注入は、例えばｐ型Ｓｉ基板１の
表面に形成された段差部にだけ行うようにしてもよい。

また、この高濃度のｎ型不純物のイオン注入のドーズ量
は、上述の段差部でソース領域８のシート抵抗を十分に
低くすることができれば、上述の第２の実施例と異なる
ドーズ量とすることも可能である。

また、上述の二つの実施例においては、本発明をＥＦＲ
ＯＭの製造に適用した場合について説明したが、本発明
は、Ｅ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ
　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）の製造に適用す
ることも可能である。

〔発明の効果〕

以上述べたように、本発明によれば、コントロールゲー
トをマスクとしてメモリトランジスタのソース領域とな
る部分の周辺部のフィールド酸化膜を選択的に除去した
後にソース領域及びドレイン領域を形成するための不純
物のイオン注入を行うようにしているので、ソース領域
側の最小ルールをより縮小することができるようになり
、これによってメモリセルの高集積密度化を図ることが
できる。

また、ソース領域となる部分の半導体基板中に第２の不
純物のイオン注入を高濃度で行うようにしているので、
ソース領域のシート抵抗の上昇を防止することができ、
これによってメモリトランジスタをＬＤＤ構造とした場
合においてもメモリトランジスタの特性の劣化を防止す
ることができる。

【図面の簡単な説明】

第１図Ａ〜第１図Ｃは本発明の一実施例によるＥＰＲＯ
Ｍの製造方法を工程順に説明するための断面図、第２図
は第１図Ａ〜第１図Ｃに示すＥＰＲＯＭの製造方法によ
り製造されたＥＦＲＯＭの平面図、第３図Ａ〜第３図り
は本発明の他の実施例によるＥＰＲＯＭの製造方法を工
程順に説明するだめの断面図、第４図はダブルセルアラ
イン方式で製造された従来のＥＦＲＯＭを示す平面図、
第５図は第４図の■−Ｖ線に沿っての断面図、第６図は
メモリトランジスタがＬＤＤ構造である場合のダブルセ
ルアライン方式で製造された従来のＥＦＲＯＭの要部の
断面図である。 図面における主要な符号の説明 １：ｐ型Ｓｔ基板、　２：フィールド酸化膜、３：ゲー
ト絶縁膜、　４：カップリング絶縁膜、６：レジストパ
ターン、　　８：ソース領域、９ニドレイン領域、　１
３：ｎ＋型の半導体領域、ＦＧ：フローティングゲート
、　ＣＧ：コントロールゲート。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲート上に絶縁膜を介してコントロ
   ールゲートが積層された構造のメモリトランジスタを有
   し、上記フローティングゲートと上記コントロールゲー
   トとが上記メモリトランジスタのチャネル長方向に自己
   整合的に形成された半導体不揮発性メモリの製造方法に
   おいて、上記コントロールゲートをマスクとして上記メ
   モリトランジスタのソース領域となる部分の周辺部のフ
   ィールド酸化膜を選択的に除去した後にソース領域及び
   ドレイン領域を形成するための不純物のイオン注入を行
   うようにしたことを特徴とする半導体不揮発性メモリの
   製造方法。 ２、フローティングゲート上に絶縁膜を介してコントロ
   ールゲートが積層された構造のメモリトランジスタを有
   し、上記フローティングゲートと上記コントロールゲー
   トとが上記メモリトランジスタのチャネル長方向に自己
   整合的に形成された半導体不揮発性メモリの製造方法に
   おいて、上記コントロールゲートをマスクとして上記メ
   モリトランジスタのソース領域及びドレイン領域となる
   部分の半導体基板中に第１の不純物のイオン注入を低濃
   度で行う工程と、 上記ソース領域となる部分の上記半導体基板中に第２の
   不純物のイオン注入を高濃度で行う工程と、 上記コントロールゲート及び上記フローティングゲート
   の側面にサイドウォールスペーサを形成した後、上記サ
   イドウォールスペーサをマスクとして上記ソース領域及
   び上記ドレイン領域となる部分の上記半導体基板中に第
   ３の不純物のイオン注入を高濃度で行う工程とを具備す
   ることを特徴とする半導体不揮発性メモリの製造方法。