JPH02246621A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH02246621A JPH02246621A JP6837189A JP6837189A JPH02246621A JP H02246621 A JPH02246621 A JP H02246621A JP 6837189 A JP6837189 A JP 6837189A JP 6837189 A JP6837189 A JP 6837189A JP H02246621 A JPH02246621 A JP H02246621A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、Ａ／Ｄ変換器に係り、詳しくは、非直線性誤
差を自己補正する回路を有するＡ／Ｄ変換器に関する。 近時、分解能１４ビツトおよび１６ビツトの１チツプＡ
／Ｄ変換器が開発されているが、１２ビア）以上のＡ／
Ｄ変換器をＬＳＩにする場合、何らかの補正が必要にな
る０例えば、比較器のオフセット電圧や基準電圧などを
調整してＡ／Ｄ変換器の非直線性誤差を所望の範囲に抑
えるように補正している。補正方法は二つに分類され、
一つは工場出荷時にレーザトリミング等で製造のプロセ
スのばらつきを修正する方法であり、他の一つは、ＬＳ
Ｉに自己補正回路を内蔵する方法である。本発明はこの
ような事項を技術背景としている。 〔従来の技術〕 自己補正回路を内蔵した従来のＡ／Ｄ変換器としては、
例えば第５．６図に示すようなものが知られている。第
５図は逐次比較形と称されるＡ／Ｄ変換器のブロック図
であり、この種のものは変換時間が数〜数１００μｓ、
分解能が１２程度の中速、中精度の変換方式として最も
よく利用される。第５図に示すＡ／Ｄ変換器は、大きく
分けてチョッパ形の比較器１、逐次比較用レジスタ２、
オフセント補正用レジスタ３、Ｄ／Ａ変換回路４、スイ
ッチ５．６により構成される。動作原理は、最初Ｄ／Ａ
変換回路４のＭＳＢ （最上位ビット）を１″に設定し
、次いでスイッチ５．６を閉じてそのときのＤ／Ａ変換
出力（この場合、ナログ入力電圧Ｖｉを比較器１で比較
する。このとき、 ならば逐次比較用レジスタ２ではＭＳＢ＝１にしたまま
とし、また であればＭＳＢ＝０に戻した後、２ビツト目の比較動作
に移行する。２ビツト目もＭＳＨの場合と同様に”１″
を設定する。いま、ＭＳＢ＝１であ畳されてＤ／Ａ変換
回路４の出力は ｖｒｓとなる。このとき、 であれば２ビツト目も“１”にしたまま、３ビツト目に
移行する。このように逐次比較動作を行うことにより、
ＬＳＢ （最下位ビット）までのディジタル値が求めら
れる。 また、電源投入時に比較器１の出力に応じてオフセット
補正用レジスタ３の内容をセットし、Ｄ／Ａ変換回路４
におけるＡＶＨのオフセット電圧を調整して非直線性誤
差の自己補正を行っている。 この動作を説明する具体的回路は第６図のように示され
る。同図において、１０は抵抗Ｒｌ−Ｒｈからなる抵抗
ラダー回路で、両端にはＡＶＲ”（例えば、５Ｖ）とＡ
ＶＲ−（ＱＶ）の一定電圧が与えられる。また、抵抗ラ
ダー回路１０はＤ／Ａ変換回路４に含まれるもので、Ｄ
／Ａ変換回路４にはこの他にＮチャネルのＭＯＳトラン
ジスタ１１〜１３およびインバータ１４〜１６が含まれ
る。オフセット補正用レジスタ３は３つのレジスタ１７
〜１９を有しており、各レジスタ１７〜１９は比較器１
からの比較結果に応じてビットφ〜２を記憶するが、自
己補正の前は予め全てφにリセットさる。比較器１はイ
ンバータ２０、ＭＯＳ）ランジスタ２１およびコンデン
サ２２．２３からなる増幅回路２４を３段有し、増幅回
路２４にはインバータ２５およびＭＯＳ）ランジスタ２
６を介してＢＡＬ信号が供給される。ＢＡＬ信号はアナ
ログ入力のサンプリング時に“Ｈ”となり、サンプリン
グを終了すると“Ｌ″になる。 ２７．２８はＭＯＳ）ランジスタで、それぞれ前記スイ
ッチ５．６に対応するものである。各ＭＯ５Ｉ−ランジ
スタ２７．２８のゲートにはそれぞれＡＮＩＮ信号、Ｄ
ＡＩＮ信号が印加される。ＡＮＩＮ信号はアナログ入力
のサンプリング時に“Ｈ″、それ以外で“Ｌ”、ＤＡＩ
Ｎ信号は補正時および比較時に“Ｈ”、それ以外で“Ｌ
”となる。 自己補正を行うには、まず最初にレジ１スタ１７〜１８
の内容をリセット（＝φ）とし、Ａ／Ｄ変換器を動作さ
せてＬＳＢの非直線性誤差を測定し、第７図に示すよう
に、この誤差を補正（この場合ゼロトランション電圧の
補正）するために比較器１の比較結果に基づいてレジス
タ１７〜１９のうち１つだけ１″を記憶させる。これに
より、′１”を記憶したレジスタ（例えば、１８とする
）の出力がインバータ１５を介してＭＯＳトランジスタ
１２のゲートに印加されて抵抗Ｒｓ、Ｒｈがシッートレ
、ＡＶＲ−側のオフセット電圧が調整される。したかっ
て、トランジスタ１１．１２．１３のうち１つがオンす
ることにより第７図に示すように特にゼロトランジショ
ン電圧が補正されてゼロポジシランに落ちつ（。 〔発明が解決しようとする課題〕 しかしながら、このような従来のＡ／Ｄ変換器にあって
は、いわゆるゼロトランジション電圧の補正はできるが
、ゼロトランジション電圧からフルスケールトランジシ
ョン電圧までの全体的なオフセット補正はできず、非直
線性誤差の補正精度が十分でないという問題点があった
。 そこで本発明は、全体的なオフセット電圧を補正して非
直線性誤差の補正精度を高めることのできるＡ／Ｄ変換
器を提供することを目的としている。 〔課題を解決するための手段〕 本発明によるＡ／Ｄ変換器は上記目的達成のため、ＭＯ
Ｓトランジスタを有するチョッパ形の比較器によりアナ
ログ入力を基準値と比較してディジタル値のＭＳＢを決
定し、以下逐次比較動作によりＬＳＢまでのディジタル
値を決定してＡ／Ｄ変換を行うとともに、オフセット補
正手段によりディジタル値の非直線性誤差を補正するＡ
／Ｄ変換器において、前記オフセット補正手段は、比較
器における前記ＭＯＳトランジスタのゲート容量を変え
る複数の電荷補正用トランジスタを備え、アナログ入力
と基準値との比較結果に基づいて該電荷補正用のトラン
ジスタの選択数を変えて前記ＭＯ３）ランジスタのゲー
ト容量を変え、ゼロトランジションからフルスケールま
でに亘って比較器のオフセット電圧を補正するように構
成でいる。 〔作用〕 本発明では、比較器におけるＭＯＳ）ランジスタのゲー
ト容量を変える複数の電荷補正用トランジスタが設けら
れ、アナログ入力と基準値との比較結果に基づき該電荷
補正用トランジスタの選択数が変えられて前記ＭＯＳト
ランジスタのゲート容量が変えられる。この場合、ＭＯ
Ｓトランジスタがオフするタイミングで電荷補正用トラ
ンジスタの選択数が変えられるから、上記ゲート容量が
適切に変ってＭＯＳ）ランジスタが制御するノードの電
位が一定に促される。 したがって、比較器の重要な部分のノードの電位が一定
に較正されることとなり、ゼロトランジションからフル
スケールまでに亘って比較器のオフセント電圧が適切に
補正され、非直線性誤差の補正精度が向上する。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第１〜４図は本発明に係るＡ／Ｄ変換器の一実施例を示
す図である。第１図はＡ／Ｄ変換器のブロック図であり
、この図において、従来例と異なるのはチョッパ形の比
較器３１の内部に後に示すオフセット補正回路４０が含
まれること、Ｄ／Ａ変換回路３２からオフセット補正用
の回路が除かれていること、およびオフセット補正用レ
ジスタ３３の配開位置が異なる点である。その他は従来
例と同様で同一符号を付している。 第２図はオフセット補正回路４０を含む要部の回路図で
あり、この図において、オフセット補正回路４０はＮチ
ャネルのＭＯＳ）ランジスタ（電荷補正用トランジスタ
に相当）４１〜４３およびノアゲート４４〜４６により
構成され、ＭＯＳ）ランジスタ４１〜４３のソース・ド
レインは全てまとめられてＭＯＳトランジスタ２１のソ
ース側に共通接続されている。ノアゲート４４〜４６の
一方の入力端子にはレジスタ４７〜４９からの信号がそ
れぞれ供給され、他方の入力端子にはＢＡＬ信号が供給
される。レジスタ４７〜４９はオフセント補正用レジス
タ３３を構成し、比較器３１からの比較結果に基づいて
記憶内容が変わるｈ ５０はＤ／Ａ変換回路３２に含ま
れる抵抗ダラー回路で、抵抗ＲＩＩ＋ Ｒ１□により
構成され、両端にＡＶＲ” 、ＡＶＲ−の一定電圧が与
えられ、抵抗Ｒ＋ ｉ ｒ Ｒ１Ｈの中点から補正基準
電圧が取り出される。 その他従来例と同一構成部分は同一符号を付している。 上記オフセント補正用レジスタ３３およびオフセット補
正回路４０はオフセット補正手段５１を構成する。 次に、作用を説明するが、最初に本発明の原理から述べ
る。 本発明者は従来のＡ／Ｄ変換器における動作中、次のよ
うな回路動作に着目した。これを従来例である第６図お
よび第３図のタイミングチャートを用いて説明すると、
比較器１においてはアナログ入力のサンプリング特にＢ
ＡＬ信号が“Ｈ”となってＭＯＳ）ランジスタ２１がオ
ンし、サンプリング終了時にＢＡＬ信号が“Ｌ”となっ
てＭＯＳトランジスタ２１がオフに変化する。このとき
、コンデンサ２２に蓄えられる電荷がその後補正基準電
圧と比較されてＡ／Ｄ変換が行われることになるが、Ｍ
ＯＳ）ランジスク２１のゲート容量の変化に伴い図中に
おけるノードＡの電位が下がる（但し、図中ではトラン
ジスタをＴｒと略して示している）。 これを補正するため、従来はＭＯＳｌ−ランジスタ２６
を付加し、ＭＯＳ）ランジスタ２１がオンからオフに遷
移するとき、同じタイミングでＭＯＳｌ−ランジスタ２
６をオフからオンにスイッチングさせている。このよう
にすることにより、ＭＯＳトランジスタ２１から吐き出
されたチャージを−ＭＯ３）ランジスタ２６が吸収する
こととなり、ノードＡの電位が一定に保たれ、比較器１
の比較動作が安定する。 本発明者は上記動作のうち、ＭＯＳｌ−ランジスタ２６
の補償する電荷量は該ＭＯ３）ランジスタ２６のゲート
容量に比例するから、ＭＯＳ）ランジスタ２６のゲート
面積を増やす、言い換えれば、ＭＯＳトランジスタ２６
の数を増やすことにより補正される電位が決定されると
いう事実を見出した。 そこで本実施例では、非直線性誤差の補正を行う際には
、まずＢＡＬ＝“Ｈ″、ＤＡＩＮ＝Ｈ″、ＡＮ Ｉ Ｎ
＝″Ｌ″とし、スイッチ２９をオンにする。これにより
、ＭＯＳｌ−ランジスタ２８がオンとなり、コンデンサ
２２の両端に抵抗ラダー回路５０から補正基準電圧がサ
ンプリングされる。次いで、ＢＡＬ＝”Ｌ”としくＤＡ
ＩＮ、、ＡＮＩＮは変わらない）、レジスタ４７〜４９
の内容を（ｂｉｔ２ ：ｂｉｔ １、ｂｉｔ φ〕＝〔
１，１，１〕にセットする。次いで、ＢＡＬ＝“Ｈ３、
ＤＡＩＮ＝Ｌ゛、ＡＮＩＮ＝“Ｈ”としてアナログ入力
をサンプリングし、前記補正基準電圧と比較する。その
後、（ｂｉｔ ２、ｂｉｔ １ 、ｂｉｔφ〕−〔１，
１，１〕からデクリメントしていき、比較器３１におけ
る比較結果が反転するまで続ける。そして、反転したと
きの値をレジスタ４７〜４９に保持し、この値を保持し
たままＡ／Ｄ変換を実行する。 したがって、
差を自己補正する回路を有するＡ／Ｄ変換器に関する。 近時、分解能１４ビツトおよび１６ビツトの１チツプＡ
／Ｄ変換器が開発されているが、１２ビア）以上のＡ／
Ｄ変換器をＬＳＩにする場合、何らかの補正が必要にな
る０例えば、比較器のオフセット電圧や基準電圧などを
調整してＡ／Ｄ変換器の非直線性誤差を所望の範囲に抑
えるように補正している。補正方法は二つに分類され、
一つは工場出荷時にレーザトリミング等で製造のプロセ
スのばらつきを修正する方法であり、他の一つは、ＬＳ
Ｉに自己補正回路を内蔵する方法である。本発明はこの
ような事項を技術背景としている。 〔従来の技術〕 自己補正回路を内蔵した従来のＡ／Ｄ変換器としては、
例えば第５．６図に示すようなものが知られている。第
５図は逐次比較形と称されるＡ／Ｄ変換器のブロック図
であり、この種のものは変換時間が数〜数１００μｓ、
分解能が１２程度の中速、中精度の変換方式として最も
よく利用される。第５図に示すＡ／Ｄ変換器は、大きく
分けてチョッパ形の比較器１、逐次比較用レジスタ２、
オフセント補正用レジスタ３、Ｄ／Ａ変換回路４、スイ
ッチ５．６により構成される。動作原理は、最初Ｄ／Ａ
変換回路４のＭＳＢ （最上位ビット）を１″に設定し
、次いでスイッチ５．６を閉じてそのときのＤ／Ａ変換
出力（この場合、ナログ入力電圧Ｖｉを比較器１で比較
する。このとき、 ならば逐次比較用レジスタ２ではＭＳＢ＝１にしたまま
とし、また であればＭＳＢ＝０に戻した後、２ビツト目の比較動作
に移行する。２ビツト目もＭＳＨの場合と同様に”１″
を設定する。いま、ＭＳＢ＝１であ畳されてＤ／Ａ変換
回路４の出力は ｖｒｓとなる。このとき、 であれば２ビツト目も“１”にしたまま、３ビツト目に
移行する。このように逐次比較動作を行うことにより、
ＬＳＢ （最下位ビット）までのディジタル値が求めら
れる。 また、電源投入時に比較器１の出力に応じてオフセット
補正用レジスタ３の内容をセットし、Ｄ／Ａ変換回路４
におけるＡＶＨのオフセット電圧を調整して非直線性誤
差の自己補正を行っている。 この動作を説明する具体的回路は第６図のように示され
る。同図において、１０は抵抗Ｒｌ−Ｒｈからなる抵抗
ラダー回路で、両端にはＡＶＲ”（例えば、５Ｖ）とＡ
ＶＲ−（ＱＶ）の一定電圧が与えられる。また、抵抗ラ
ダー回路１０はＤ／Ａ変換回路４に含まれるもので、Ｄ
／Ａ変換回路４にはこの他にＮチャネルのＭＯＳトラン
ジスタ１１〜１３およびインバータ１４〜１６が含まれ
る。オフセット補正用レジスタ３は３つのレジスタ１７
〜１９を有しており、各レジスタ１７〜１９は比較器１
からの比較結果に応じてビットφ〜２を記憶するが、自
己補正の前は予め全てφにリセットさる。比較器１はイ
ンバータ２０、ＭＯＳ）ランジスタ２１およびコンデン
サ２２．２３からなる増幅回路２４を３段有し、増幅回
路２４にはインバータ２５およびＭＯＳ）ランジスタ２
６を介してＢＡＬ信号が供給される。ＢＡＬ信号はアナ
ログ入力のサンプリング時に“Ｈ”となり、サンプリン
グを終了すると“Ｌ″になる。 ２７．２８はＭＯＳ）ランジスタで、それぞれ前記スイ
ッチ５．６に対応するものである。各ＭＯ５Ｉ−ランジ
スタ２７．２８のゲートにはそれぞれＡＮＩＮ信号、Ｄ
ＡＩＮ信号が印加される。ＡＮＩＮ信号はアナログ入力
のサンプリング時に“Ｈ″、それ以外で“Ｌ”、ＤＡＩ
Ｎ信号は補正時および比較時に“Ｈ”、それ以外で“Ｌ
”となる。 自己補正を行うには、まず最初にレジ１スタ１７〜１８
の内容をリセット（＝φ）とし、Ａ／Ｄ変換器を動作さ
せてＬＳＢの非直線性誤差を測定し、第７図に示すよう
に、この誤差を補正（この場合ゼロトランション電圧の
補正）するために比較器１の比較結果に基づいてレジス
タ１７〜１９のうち１つだけ１″を記憶させる。これに
より、′１”を記憶したレジスタ（例えば、１８とする
）の出力がインバータ１５を介してＭＯＳトランジスタ
１２のゲートに印加されて抵抗Ｒｓ、Ｒｈがシッートレ
、ＡＶＲ−側のオフセット電圧が調整される。したかっ
て、トランジスタ１１．１２．１３のうち１つがオンす
ることにより第７図に示すように特にゼロトランジショ
ン電圧が補正されてゼロポジシランに落ちつ（。 〔発明が解決しようとする課題〕 しかしながら、このような従来のＡ／Ｄ変換器にあって
は、いわゆるゼロトランジション電圧の補正はできるが
、ゼロトランジション電圧からフルスケールトランジシ
ョン電圧までの全体的なオフセット補正はできず、非直
線性誤差の補正精度が十分でないという問題点があった
。 そこで本発明は、全体的なオフセット電圧を補正して非
直線性誤差の補正精度を高めることのできるＡ／Ｄ変換
器を提供することを目的としている。 〔課題を解決するための手段〕 本発明によるＡ／Ｄ変換器は上記目的達成のため、ＭＯ
Ｓトランジスタを有するチョッパ形の比較器によりアナ
ログ入力を基準値と比較してディジタル値のＭＳＢを決
定し、以下逐次比較動作によりＬＳＢまでのディジタル
値を決定してＡ／Ｄ変換を行うとともに、オフセット補
正手段によりディジタル値の非直線性誤差を補正するＡ
／Ｄ変換器において、前記オフセット補正手段は、比較
器における前記ＭＯＳトランジスタのゲート容量を変え
る複数の電荷補正用トランジスタを備え、アナログ入力
と基準値との比較結果に基づいて該電荷補正用のトラン
ジスタの選択数を変えて前記ＭＯ３）ランジスタのゲー
ト容量を変え、ゼロトランジションからフルスケールま
でに亘って比較器のオフセット電圧を補正するように構
成でいる。 〔作用〕 本発明では、比較器におけるＭＯＳ）ランジスタのゲー
ト容量を変える複数の電荷補正用トランジスタが設けら
れ、アナログ入力と基準値との比較結果に基づき該電荷
補正用トランジスタの選択数が変えられて前記ＭＯＳト
ランジスタのゲート容量が変えられる。この場合、ＭＯ
Ｓトランジスタがオフするタイミングで電荷補正用トラ
ンジスタの選択数が変えられるから、上記ゲート容量が
適切に変ってＭＯＳ）ランジスタが制御するノードの電
位が一定に促される。 したがって、比較器の重要な部分のノードの電位が一定
に較正されることとなり、ゼロトランジションからフル
スケールまでに亘って比較器のオフセント電圧が適切に
補正され、非直線性誤差の補正精度が向上する。 〔実施例〕 以下、本発明を図面に基づいて説明する。 第１〜４図は本発明に係るＡ／Ｄ変換器の一実施例を示
す図である。第１図はＡ／Ｄ変換器のブロック図であり
、この図において、従来例と異なるのはチョッパ形の比
較器３１の内部に後に示すオフセット補正回路４０が含
まれること、Ｄ／Ａ変換回路３２からオフセット補正用
の回路が除かれていること、およびオフセット補正用レ
ジスタ３３の配開位置が異なる点である。その他は従来
例と同様で同一符号を付している。 第２図はオフセット補正回路４０を含む要部の回路図で
あり、この図において、オフセット補正回路４０はＮチ
ャネルのＭＯＳ）ランジスタ（電荷補正用トランジスタ
に相当）４１〜４３およびノアゲート４４〜４６により
構成され、ＭＯＳ）ランジスタ４１〜４３のソース・ド
レインは全てまとめられてＭＯＳトランジスタ２１のソ
ース側に共通接続されている。ノアゲート４４〜４６の
一方の入力端子にはレジスタ４７〜４９からの信号がそ
れぞれ供給され、他方の入力端子にはＢＡＬ信号が供給
される。レジスタ４７〜４９はオフセント補正用レジス
タ３３を構成し、比較器３１からの比較結果に基づいて
記憶内容が変わるｈ ５０はＤ／Ａ変換回路３２に含ま
れる抵抗ダラー回路で、抵抗ＲＩＩ＋ Ｒ１□により
構成され、両端にＡＶＲ” 、ＡＶＲ−の一定電圧が与
えられ、抵抗Ｒ＋ ｉ ｒ Ｒ１Ｈの中点から補正基準
電圧が取り出される。 その他従来例と同一構成部分は同一符号を付している。 上記オフセント補正用レジスタ３３およびオフセット補
正回路４０はオフセット補正手段５１を構成する。 次に、作用を説明するが、最初に本発明の原理から述べ
る。 本発明者は従来のＡ／Ｄ変換器における動作中、次のよ
うな回路動作に着目した。これを従来例である第６図お
よび第３図のタイミングチャートを用いて説明すると、
比較器１においてはアナログ入力のサンプリング特にＢ
ＡＬ信号が“Ｈ”となってＭＯＳ）ランジスタ２１がオ
ンし、サンプリング終了時にＢＡＬ信号が“Ｌ”となっ
てＭＯＳトランジスタ２１がオフに変化する。このとき
、コンデンサ２２に蓄えられる電荷がその後補正基準電
圧と比較されてＡ／Ｄ変換が行われることになるが、Ｍ
ＯＳ）ランジスク２１のゲート容量の変化に伴い図中に
おけるノードＡの電位が下がる（但し、図中ではトラン
ジスタをＴｒと略して示している）。 これを補正するため、従来はＭＯＳｌ−ランジスタ２６
を付加し、ＭＯＳ）ランジスタ２１がオンからオフに遷
移するとき、同じタイミングでＭＯＳｌ−ランジスタ２
６をオフからオンにスイッチングさせている。このよう
にすることにより、ＭＯＳトランジスタ２１から吐き出
されたチャージを−ＭＯ３）ランジスタ２６が吸収する
こととなり、ノードＡの電位が一定に保たれ、比較器１
の比較動作が安定する。 本発明者は上記動作のうち、ＭＯＳｌ−ランジスタ２６
の補償する電荷量は該ＭＯ３）ランジスタ２６のゲート
容量に比例するから、ＭＯＳ）ランジスタ２６のゲート
面積を増やす、言い換えれば、ＭＯＳトランジスタ２６
の数を増やすことにより補正される電位が決定されると
いう事実を見出した。 そこで本実施例では、非直線性誤差の補正を行う際には
、まずＢＡＬ＝“Ｈ″、ＤＡＩＮ＝Ｈ″、ＡＮ Ｉ Ｎ
＝″Ｌ″とし、スイッチ２９をオンにする。これにより
、ＭＯＳｌ−ランジスタ２８がオンとなり、コンデンサ
２２の両端に抵抗ラダー回路５０から補正基準電圧がサ
ンプリングされる。次いで、ＢＡＬ＝”Ｌ”としくＤＡ
ＩＮ、、ＡＮＩＮは変わらない）、レジスタ４７〜４９
の内容を（ｂｉｔ２ ：ｂｉｔ １、ｂｉｔ φ〕＝〔
１，１，１〕にセットする。次いで、ＢＡＬ＝“Ｈ３、
ＤＡＩＮ＝Ｌ゛、ＡＮＩＮ＝“Ｈ”としてアナログ入力
をサンプリングし、前記補正基準電圧と比較する。その
後、（ｂｉｔ ２、ｂｉｔ １ 、ｂｉｔφ〕−〔１，
１，１〕からデクリメントしていき、比較器３１におけ
る比較結果が反転するまで続ける。そして、反転したと
きの値をレジスタ４７〜４９に保持し、この値を保持し
たままＡ／Ｄ変換を実行する。 したがって、
〔０〕が保持されたレジスタの出力はＢＡ
Ｌ＝“Ｌ″になったときノアゲート４４〜４６（何れか
１つ以上）を“Ｈ”にしてＭＯＳ）ランジスタ４１〜４
３（何れか１つ以上）におけるゲート面積を増やすこと
になる。これにより、該ゲート面積に比例してノードＡ
における電位が適切に補正されて一定に保たれ、結局、
第４図（ａ）に示すようなゼロトランジションのみの補
正でなく、第４図（ｂ）に示すようにフルスケール塩の
間においても適宜オフセット電圧が補正され、全体的に
非直線性誤差の補正精度を高めることができる。 なお、上記実施例ではＭＯＳ）ランジスタ４１〜４３お
よびレジスタ４７〜４９を３つずつ設けているが、これ
に限らず、他の数でもよく、要は適切な自己補正が行え
るような数にすればよい。 〔発明の効果〕 本発明によれば、ゼロトランジション電圧からフルスケ
ール電圧まで全体的なオフセット電圧を自己補正するこ
とができ、非直線性誤差の補正精度を高めることができ
る。
Ｌ＝“Ｌ″になったときノアゲート４４〜４６（何れか
１つ以上）を“Ｈ”にしてＭＯＳ）ランジスタ４１〜４
３（何れか１つ以上）におけるゲート面積を増やすこと
になる。これにより、該ゲート面積に比例してノードＡ
における電位が適切に補正されて一定に保たれ、結局、
第４図（ａ）に示すようなゼロトランジションのみの補
正でなく、第４図（ｂ）に示すようにフルスケール塩の
間においても適宜オフセット電圧が補正され、全体的に
非直線性誤差の補正精度を高めることができる。 なお、上記実施例ではＭＯＳ）ランジスタ４１〜４３お
よびレジスタ４７〜４９を３つずつ設けているが、これ
に限らず、他の数でもよく、要は適切な自己補正が行え
るような数にすればよい。 〔発明の効果〕 本発明によれば、ゼロトランジション電圧からフルスケ
ール電圧まで全体的なオフセット電圧を自己補正するこ
とができ、非直線性誤差の補正精度を高めることができ
る。
第１図〜４図は本発明に係るＡ／Ｄ変換器の一実施例を
示す図であり、 第１図はそのブロック図、 第２図はその要部回路図、 第３図はその原理を説明するためのタイミングチャート
、 第４図はその効果を説明するためのグラフ、第５〜７図
は従来のＡ／Ｄ変換器を示す図であり 第５図はそのブロック図、 第６図はその要部回路図、 第７図はその補正を説明するためのグラフである。 ２・・・・・・逐次比較用レジスタ、 ５．６・・・・・・スイッチ、 ２０・・・・・・インバータ、 ２１・・・・・・ＭＯ３Ｉ−ランジ久夕、２２．２３・
・・・・・コンデンサ、 ２４・・・・・・増幅回路、 ３１・・・・・・比較器（チョンバ形の比較器）３２・
・・・・・Ｄ／Ａ変換回路、 ３３・・・・・・オフセット補正用レジスタ、４０・・
・・・・オフセット補正回路、４１〜４３・・・・・・
ＭＯＳ）ランジスタ、４４〜４６・・・・・・ノアゲー
ト、 ４７〜４９・・・・・・レジスタ、 ５０・・・・・・抵抗ラダー回路、 ５１・・・・・・オフセット補正手段。 ｌｊ 一実施例の原理を説明するためのタイミングチャート第 図
示す図であり、 第１図はそのブロック図、 第２図はその要部回路図、 第３図はその原理を説明するためのタイミングチャート
、 第４図はその効果を説明するためのグラフ、第５〜７図
は従来のＡ／Ｄ変換器を示す図であり 第５図はそのブロック図、 第６図はその要部回路図、 第７図はその補正を説明するためのグラフである。 ２・・・・・・逐次比較用レジスタ、 ５．６・・・・・・スイッチ、 ２０・・・・・・インバータ、 ２１・・・・・・ＭＯ３Ｉ−ランジ久夕、２２．２３・
・・・・・コンデンサ、 ２４・・・・・・増幅回路、 ３１・・・・・・比較器（チョンバ形の比較器）３２・
・・・・・Ｄ／Ａ変換回路、 ３３・・・・・・オフセット補正用レジスタ、４０・・
・・・・オフセット補正回路、４１〜４３・・・・・・
ＭＯＳ）ランジスタ、４４〜４６・・・・・・ノアゲー
ト、 ４７〜４９・・・・・・レジスタ、 ５０・・・・・・抵抗ラダー回路、 ５１・・・・・・オフセット補正手段。 ｌｊ 一実施例の原理を説明するためのタイミングチャート第 図
Claims (1)
- 【特許請求の範囲】 ＭＯＳトランジスタを有するチョッパ形の比較器により
アナログ入力を基準値と比較してディジタル値のＭＳＢ
を決定し、 以下逐次比較動作によりＬＳＢまでのディジタル値を決
定してＡ／Ｄ変換を行うとともに、オフセット補正手段
によりディジタル値の非直線性誤差を補正するＡ／Ｄ変
換器において、前記オフセット補正手段は、比較器にお
ける前記ＭＯＳトランジスタのゲート容量を変える複数
の電荷補正用トランジスタを備え、 アナログ入力と基準値との比較結果に基づいて該電荷補
正用トランジスタの選択数を変えて前記ＭＯＳトランジ
スタのゲート容量を変え、ゼロトランジションからフル
スケールまでに亘って比較器のオフセット電圧を補正す
るように構成したことを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068371A JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068371A JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246621A true JPH02246621A (ja) | 1990-10-02 |
| JP2792891B2 JP2792891B2 (ja) | 1998-09-03 |
Family
ID=13371833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068371A Expired - Lifetime JP2792891B2 (ja) | 1989-03-20 | 1989-03-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792891B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100837A (en) * | 1998-01-14 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | A-D converter |
| WO2010140559A1 (ja) * | 2009-06-03 | 2010-12-09 | ミツミ電機株式会社 | 逐次比較型ａｄ変換回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| JPS63110819A (ja) * | 1986-10-28 | 1988-05-16 | Toshiba Corp | Ａ／ｄコンバ−タ回路 |
| JPS6419830A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Chopper type comparing circuit |
-
1989
- 1989-03-20 JP JP1068371A patent/JP2792891B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634719A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | Ａ／ｄ変換回路 |
| JPS63110819A (ja) * | 1986-10-28 | 1988-05-16 | Toshiba Corp | Ａ／ｄコンバ−タ回路 |
| JPS6419830A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Chopper type comparing circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100837A (en) * | 1998-01-14 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | A-D converter |
| WO2010140559A1 (ja) * | 2009-06-03 | 2010-12-09 | ミツミ電機株式会社 | 逐次比較型ａｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792891B2 (ja) | 1998-09-03 |
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