JPH0224732A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータ上で実行するプログラ
ムを開発するためのプログラム開発用マイクロコンピュ
ータに関する。

〔従来の技術〕

一般にマイクロコンピュータ上で動作するプログラムの
開発は、プログラムの実行動作を対象のマイクロコンピ
ュータと同一に行なう事ができ、ある特定アドレスでの
プログラム実行の中断機能（以下、ブレーク機能と記す
）と、その時のメモリ内容の読みだし及び変更機能等の
プログラムのデパックを容易に行なえるような機能とを
持つプログラム開発支援ツール（以下ＩＣＥと記す）が
用いられる。ＩＣＥ上で前記の様な機能を実現するため
に、通常のマイクロフンピユータの機能に、マイクロコ
ンピュータ内部の動作（命令コードフェッチ、データア
クセス等）を表わす内部ステータス信号の出力、ＩＣＥ
用の特殊割り込み機能（以下、８７割り込みと記す）等
の機能を付加したプログラム開発用マイクロコンピュー
タ（以下、エバチップと記す）が用いられる。

このエバチップが対象とするマイクロコンピュータの一
つにワンチップマイクロコンピュータと呼ばれるものが
あり、マイクロコンピュータ内部にメモリを持ち、多く
の入出力ポートを持っている。又、入出力ポートの一つ
は、マイクロコンピュータ外部にメモリを拡張する時に
、バス及び制御信号の入出力端子としても動作する機能
を持つ。

従来のエバチップを用いたＩＣＥの構成を第５図のブロ
ック図を用いて説明する。第５図に示すＩＣＥは、エバ
チップ３１０と、エミュレーションメモリ３２０と、ユ
ーザメモリ３３０と、オルタネ−トメモリ３４０と、ブ
レーク機能回路３５０と、デコード回路３６０と、チッ
プセレクト回路３７０と、Ｉ１０エミュレート回路３８
０で構成されている。

エミュレーションメモリ３２０は、エバチップ３１０が
対象とするマイクロコンピュータではマイクロフンピユ
ータの内部に含まれているメモリに相当する。又、ユー
ザメモリ３３０は、エバチップ３１０が対象とするマイ
クロコンピュータではマイクロコンピュータの外部に置
かれているメモリにあたる。上記の二つのメモリは、ユ
ーザが開発したプログラム（以下、ユーザプログラムと
記す）がプログラム及びデータ領域として用いている。

８７割り込み処理時のモニタプログラム及びデータ領域
の格納アドレスは、ユーザプログラムのプログラム及び
データ領域と重なるので、その格納領域として、オルタ
ネ−トメそす３４０を用いる。

ブレーク機能回路３５０は、後述するステータス信号３
０１と第ＬＡＤバス３９０とＥＡＬＥ３１１を監視して
所定のアドレスの命令実行時にエバチップ３１０に対し
出力している８７割り込み要求信号３０２をアクティブ
にする機能を持つ。

デコード回路３６０は、後述するステータス信号３０１
を監視しエバチップ３１０がメモリアクセスのバスサイ
クルを実行中に、データアクセス信号３０３に１を出力
する機能を持つ。

チップセレクト回路３７０は、データアクセス信号３０
３と後述する第ＬＡＤバス３９０とＥＡＬＥ３１１と第
１出力ボート３０４とＳＶＭＯＤ信号３０６を監視し、
オルタネ−トメモリ３４０とエミュレーションメモリ３
２０とＩ１０エミュレート回路３８０に対して、第１チ
ツプセレクト信号３０７と第２チツプセレクト信号３０
８と第３チツプセレクト信号３０９を出力する。チップ
セレクト信号が１の時、対象メモリはデータアクセスを
行なう事が出来る。第６図Ａに、チップセレクト回路３
７０の構成を示す。デコーダ３７９は、後述する第１Ａ
Ｄバス３９０をＥＡＬＥ信号３１１のタイミングでラッ
チし、その値がユーザメモリ３３０の領域ならＯを、エ
ミュレーションメモリ３２０の領域なら１を、デコーダ
出力３８１に出力する。第６図Ｂに、この回路の真理値
を示す。

Ｉ１０エミュレート回路３８０は、対象とするマイクロ
コンピュータが持っている入出力ポートをエミュレート
する機能を持つ。又その入出力ポートは外部メモリ拡張
端子も兼ねている。そのため後述するＰＳＥＬ信号３２
１の値によって、第２ＡＤバス４００を、バスとして使
用するか入出力ポートとして使用するかを指定する事が
出来る。外部メモリ拡張端子として使用される時は、第
ＬＡＤバス３９０と第２ＡＤバス４００、ＥＡＬＥ信号
３１１とＡＬＥ信号３１４、ＥＲＤ信号３１２とＲＤ信
号３１５、ＥＷＲ信号３１３とＷＲ信号３１６を接続す
る。

エバチップ３１０は、命令実行処理を行ない、８７割り
込み中は１を出力するＳＶＭＯＤ信号３０６と、Ｉ１０
エミュレート回路３８０の第２ＡＤバス４００をバスと
して使用するか入出力ポートとして使用するかを指定す
るＰＳＥＬ信号３２１と、現在のエバチップ３１０の内
部状態を示すステータス信号３０１とプログラムで設定
可能な第１出力ポート３０４を出力する。第ＬＡＤバス
３９０は、メモリアクセス時に、アドレス及びデータの
やり取りを行なうバスである。又第１ＡＤバス３９０上
のアドレス出力タイミングヲ指定するＥＡＬＥ信号３１
１とメモリ読み出し及び書き込みタイミングを指定する
ＥＲＤ信号３１２とＥＷＲ信号３１３も出力する。

第１ＡＤバス３９０は、オルタネートメモリ３４０とエ
ミュレーションメモリ３２０と工／。

エミュレート回路３８０とエバチップ３１０を接続して
いる。第２ＡＤバス４００は、ユーザメモリ３３０とＩ
１０エミュレート回路３８０を接続している。

次に第７図ＡないしＥのタイミングチャートを用いて、
ＩＣＥ動作時のメモリアクセスの動作について説明する
。これらの図で、ｔｌ−ｔ２．ｔ３−ｔ４．ｔ４−ｔ５
は、命令フードフェッチのタイミングを、ｔ２−ｔ３は
、データアクセスのタイミングを示している。そのため
、ｔ２−ｔ３期間中データアクセス信号３０３が１とな
っている。

又データアクセス時のタイミングで、実線はメモリから
の読み込み、破線はメモリへの書き込みを示す。

第７図Ａは、ユーザプログラムを実行している時のエミ
ュレーションメモリ３２０への、　第７図Ｂは、ユーザ
プログラムを実行している時のユーザメモリ３３０への
メモリアクセスのタイミングチャートである。８７割り
込み処理を行なっていないので、ＳＶＭＯＤ信号３０６
は０になっている。そのため、第１チツプセレクト信号
３０７は０になる。ここでメモリアクセスのアドレスが
、エミュレータ３ンメモリ３２０の領域ならハ、第２チ
ツプセレクト信号３０８が１になりエミュレーションメ
モリ３２０がメモリアクセス可能となる。メモリアクセ
スのアドレスが、ユーザメモリ３３０の領域ならば、第
３チツプセレクト信号３０９が１になりユーザメモリ３
３０がメモリアクセス可能となる。エバチップ３１０は
、エミュレーションメモリ３２０及びユーザメモリ３３
０に対して命令コードフェッチ、データアクセスの処理
を行ないユーザプログラムを実行する。

第７図Ｃは、オルタネ−トメモリ３４０内に格納される
モニタプログラムがオルタネ−トメモリ３４０に対して
、命令フードフェッチ及びデータアクセスをしている時
のタイミングチャートである。８７割り込み処理中なの
で、ＳＶＭＯＤ信号３０６は１になっている。第１出力
ポート３０４はＯとなっている。第６図Ｂより第１チツ
プセレクト信号３０７は１になり、第２チツプセレクト
信号３０８と第３チツプセレクト信号３０９は０となり
オルタネ−トメモリ３４０がメモリアクセス可能となる
。エバチップ３１０は、オルタネ−トメモリ３４０に対
して命令コードフェッチ、データアクセスの処理を行な
いモニタプログラムを実行する。

第７図りは、８７割り込み処理時にモニタプロクラムが
エミュレーションメモリ３２０に対してデータアクセス
をする時の、第７図Ｅは、８７割り込み処理時にモニタ
プログラムがエミュレーションメモリ３３０に対してデ
ータアクセスをする時のタイミングチャートである。８
７割り込み処理中なので、ＳＶＭＯＤ信号３０６は１に
なっている。ｔｌ−ｔ２の時点ではデータアクセス信号
３０３がＯとなるので、第１チツプセレクト信号３０７
は１、第２チツプセレクト信号３０８は０、第３チツプ
セレクト信号３０９は０となり、オルタネ−トメモリ３
４０がアクセス可能となり、オルタネ−トメモリ３４０
から命令コードフェッチが行なわれる。モニタプログラ
ムによって、ｔｌｌの時点で第１出力ボート３０４が１
に設定された後、ｔ２−ｔ３でデータアクセスが行なわ
れると第１チツプセレクト信号３０７は０になる。

データアクセスのアドレスが、エミュレーションメモリ
３２０の領域ならば第２チツプセレクト信号３０８は１
となり、エミュレーションメモリ３２０はアクセス可能
となりエミュレーションメモリ３３０からデータアクセ
スが行なわれる。

データアクセスのアドレスが、ユーザメモリ３３０の領
域ならば第３チツプセレ１クト信号３０９は１となり、
ユーザメモリ３３０にＲＤ信号３１５とＷＲ信号３１６
が出力されユーザメモリ３３０からデータアクセスが行
なわれる。ｔ３の時点でデータアクセス信号３０３が０
となるので、第１チツプセレクト信号３０７は１、第２
チツプセレクト信号３０８は０、第３チツプセレクト信
号３０９はＯとなり、オルタネ−トメモリ３４０がアク
セス可能となり、ｔ３−ｔ４．ｔ４−ｔ５ではオルタネ
−トメモリ３４０から命令コードフェッチが行なわれる
。

〔発明が解決しようとする課題〕

上述した従来のエバチップを用いたＩＣＥでは、８７割
り込み処理中にエミュレーションメモリ及びユーザメモ
リへデータアクセスを行なうために、メモリアクセス命
令以外に、その命令の前後で、出力ポートへの設定命令
を実行する必要があり、モニタプログラムによるエミュ
レーションメモリ及びユーザメモリへの処理を高速に行
なう事ができない。

又、オルタネ−トメモリとエミュレーションメモリ及び
ユーザメモリの切り替えを行なうために、ボートを１端
子づつ使用する必要があり、ユーザに対し使用するボー
トに制限を加える必要があった。

更にオルタネ−トメモリとエミュレーションメモリ及び
ユーザメモリを切り替えるチップセレクト信号を作成す
るために、エバチップ外部にステータス信号のデコード
回路、チップセレクト信号を作成するチップセレクト回
路、ユーザメモリに接続するバスを切り替えるバスセレ
クト回路等の付加回路が必要となりＩＣＥの部品数が増
加するという欠点があった。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータは、命令実行を行な
う命令実行手段と、外部装置とデータの入出力処理を行
なう複数の入出力手段と、出力端子と、外部装置とのデ
ータ転送処理を行なうための命令による入出力処理に同
期して出力端子の状態を制御し、出力端子の状態に同期
して複数の入出力手段の中から１つを選択する選択部と
を備えている。

すなわち、本発明のエバチップは、従来のエバチップに
比べて、８７割り込み処理中にエミュレーションメモリ
及びユーザメモリに対してデータアクセスを行なうため
の特殊命令が追加され、その特殊命令によりエミュレー
ションメモリ及びユーザメモリに対してデータアクセス
を行なうタイミングにはそのタイミングに同期して例え
ば０になる信号をエバチップ内で作成し、チップセレク
ト用の信号として外部に出力している。又その信号に同
期してバス制御ユニットがバスの切り替え動作を行なっ
ている。

〔実施例〕

次に、本発明の第１の実施例であるエバチップを用いた
ＩＣＥの構成を第１図のブロック図を用いて説明する。

本実施例のエバチップでは、８７割り込み処理中にエミ
ュレーションメモリ及びユーザメモリに対してデータア
クセスを行なうための特殊転送命令が新しく設定さｈ、
その特殊命令によりエミュレーション及びユーザメモリ
に対してデータアクセスを行なうタイミングに、そのタ
イミングに同期して０になる信号をエバチップ内で作成
し、判別用の信号として外部に出力する。

又その信号に同期してバス制御ユニットがバスの切り替
え処理を行なう。

すなわち、第１図に示すＩＣＥは、本発明に基づくエバ
チップ１１０と、エミュレーションメモリ１２０と、ユ
ーザメモリ１３０と、オルタネ−トメモリ１４０と、ブ
レーク機能回路１５０で構成されている。これらのうち
、エミュレーションメモリ１２０、ユーザメモリ１３０
、オルタネ−トメモリ１４０、ブレーク機能回路１５０
の構成及び機能は、従来例で説明したものと同一のため
、詳細な説明を省略する。

エバチップ１１０は、ＣＰＵ部１１０−１と、バス制御
ユニット１１０−５と、ＣＰＵ部１１〇−１とバス制御
ユニッ）　１１０−５を接続する第１内部バス１１０−
４と、第１ＰＯ’ＲＴ１１０−６と、バス制御ユニット
１１０−５と第１ＰＯＲＴＩＩＯ−６を接続する内部バ
ス２　１１０−７と、ＮＡＮＤゲー）１１０−２と、Ａ
ＮＤゲート１１０−３で構成される。エバチップ３１０
が対象とするマイクロコンピュータの入出力ボートは入
出力ボート機能の他に、外部メモリ拡張機能を有してい
る。ＣＰＵ部１１０−１は、命令実行処理を行なう他に
、８７割り込み中はｌを出力ＳＶＭＯＤ信号１１０−１
０と、データアクセスのバスサイクルに同期して１を出
力するデータアクセス信号１１０−９と、ＣＰＵ部１１
０−１が本発明に基づく特殊転送命令の実行に同期して
１を出力するＳＩＦ信号１１０−８と、後述する第１Ｆ
ＯＲＴＩＩＯ−６を入出力ポートとして使用するかを指
定するＰＳＥＬ信号１１０−１４をそれぞれ出力する。

バス制御ユニッ）　１１０−５は後述するＡＬＴ信号１
１７が００時は、ＣＰＵ部１１〇−１からのメモリアク
セスの要請を受けてそのメモリアクセスのアドレスに対
する判別処理を行ない、アクセスアドレスがエミュレー
ションメモリ１２０の領域ならば第１ＡＤバス１６０に
対してメモリアクセスを起こし、ユーザメモリ１３０の
領域ならば第２ＡＤバス１７０に対してメモリアクセス
を起こす機能を持つ。後述するＡＬＴ信号１１７が１の
時は、−律第ＬＡＤバス１６０に対してメモリアクセス
を起こす。又、バス制御ユニット１．１０−５は、第１
ＡＤバス１６０上のアドレス出力タイミングを指定する
ＥＡＬＥ信号１１１とメモリ読み出し及び書き込みタイ
ミングを指定するＥＲＤ信号１１２とＥＷＲ信号１１３
と、第２内部バス１１０−７上のアドレス出力タイミン
グを指定するＩＡＬＥ信号１１０−１１とメモリ読み出
し及び書き込みタイミングを指定するＩＲＤ信号１１０
−１２とＩＷＲ信号１１０−１３もそれぞれ出力する。

第１ＦＯＲＴＩ　１０−６は、入出力ポート機能と外部
メモリ拡張機能を有しており、ＰＳＥＬ信号１１０−１
４の値によって、第２ＡＤバス１７０を入出力ポートと
して使用するかバスとして使用するかが制御される。Ｎ
ＡＮＤゲー）　１１０−２とＡＮＤゲート１１０−３は
、ＣＰＵ部１１Ｏ−１から出力されるＳＶＭＯＤ信号１
１０−１０と、データアクセス信号１１０−９と、ＳＩ
Ｆ信号１１０−８を使用して、バス制御ユニット１１〇
−５とオルタネ−トメモリ１４０とエミュレーションメ
モリ１２０を制御するためのＡＬＴ信号１１７を作り出
す。又エバチップ１１０は、現在のエバチップ１１０内
部の状態を示すステータス信号１１８も出力している。

オルタネ−トメモリ１４０及びエミュレータ３ンメモリ
１２０は、エバチップ１１０と第１ＡＤバス１６０で接
続されている。ユーザメモリ１３０は、エバチップ１１
０と第２ＡＤバス１７０で接続されている。

次に第２図ＡないしＥのタイミングチャートを用いて、
ＩＣＥ動作時のメモリアクセスの動作について説明する
。これらの図で、ｔｌ−ｔ２．ｔ３−ｔ４．ｔ４−ｔ５
は、命令コードフェッチのタイミングを、ｔ２−ｔ３は
、データアクセスのタイミングを示しており、ｔ２−ｔ
３期間中データアクセス信号１１０−９が１となってい
る。又データアクセス時のタイミングで、実線はメモリ
からの読み込み、破線はメモリへの書き込みを示す。

第２図Ａは、ユーザプログラムを実行している時のエミ
ュレーションメモリ１２０への、第２図Ｂは、ユーザメ
モリ１３０へのメモリアクセスのタイミングチャートで
ある。本例では８７割り込み処理を行なっていないので
、ＳＶＭＯＤ信号１１０−１０は０でＡＬＴ信号１１７
も０となる。

ＡＬＴ信号１１７によって制御されるバス制御ユニット
１１０−５は、ＡＬＴ信号１１７が０なのでエミュレー
ションメモリ１２０を参照対象トスる。エバチップ１１
０は、エミュレーションメモリ１２０とユーザメモリ１
３０に対して命令フードフェッチ、データアクセスの処
理を行ないユーザプログラムを実行する。

第２図Ｃは、８７割り込み処理中でモニタプログラムが
オルタネ−トメモリ１４０に対して、命令コードフェッ
チ及びデータアクセスをしている時のタイミングチャー
トである。８７割り込み処理中なノテを、ＳＶＭＯＤ信
号１１０−１．０ハ１になっている。又、特殊入出力命
令は使用していないのでＳＩＦ信号１１０−８は０にな
っている。

前記２つの信号の値よりＡＬＴ信号１１７は１となり、
ＡＬＴ信号１１７によって制御されるバス制御ユニッ）
　１１０−５は、−律第ＬＡＤバス１６０を選択し、オ
ルタネ−トメモリ１４０がメモリアクセス可能となる。

エバチップ１１０は、オルタネ−トメモリ１４０に対し
て命令コードフェッチ、データアクセスの処理を行ない
モニタプログラムを実行する。

第２図りは８７割り込み処理時にモニタプログラムがエ
ミュレーションメモリ１２０に、第２図Ｅは８７割り込
み処理時にモニタプログラムがユーザメモリ１３０に対
して、データアクセスをする時のタイミングチャートで
ある。８７割り込み処理中なので、ＳＶＭＯＤ信号１１
０−１０）＊１になっている。ｔｌ−ｔ２のタイミング
は命令コードフェッチのタイミングなので、データアク
セス信号１１０−９がＯとなっているので、ＡＬＴ信号
１１７が１になり、ＡＬＴ信号１１７によって制御され
るバス制御ユニット１１０−５は、−律第ＬＡＤバス１
６０を選択し、オルタネ−トメモリ１４０がメモリアク
セスの対象となる。ｔ２−ｔ３のタイミングは特殊転送
命令によるデータアクセスのタイミングを示しＳＩＦ信
号１１０−８は１に、データアクセス信号１１０−９が
１となり、ＡＬＴ信号１１７が０になる。そのためＡＬ
Ｔ信号１１７によって制御されるバス制御ユニット１１
０−５は、第２図りではメモリアクセスの対象がエミュ
レーションメモリ１２０なので、第ＬＡＤバス１６０を
選択しエミュレーションメモリ１２０がメモリアクセス
の対象になる。又第２図Ｅの場合、対象はユーザメモリ
１３０なので、エバチップ１１０は、ユーザメモリ１３
０に対して、データアクセスを行なう。ｔ３−ｔ４．ｔ
４−ｔ５のタイミングはデータアクセス信号１１０−９
が０となっているので、ＡＬＴ信号１１７が１になりＡ
ＬＴ信号１１７によって制御されるバス制御ユニ、、）
１１０−５は、−律第１ＡＤバス１６０を選択しオルタ
ネ−トメモリ１４０がメモリアクセスの対象になる。エ
バチップ１１０、オルタネ−トメモリ１４０に対して、
命令コードフェッチを行なう。

次に、本発明の第２の実施例であるエバチップを用いた
ＩＣＥはデータアクセスの対象をオルタネ−トメモリか
らエミュレーションメモリ及びユーザメモリに切り替え
る特殊命令１と、データアクセスの対象をエミュレーシ
ョンメモリ及びユーザメモリからオルタネ−トメモリに
切り替える特殊命令２を有する。

第３図に示すＩＣＥは、本発明に基づくエバチップ２１
０と、エミュレーションメモリ２２０と、ユーザメモリ
２３０と、オルタネ−トメモリ２４０と、ブレーク機能
回路２５０で構成されている。これらのうち、エミュレ
ーションメモリ２２０、ユーザメモリ２３０、オルタネ
−トメモリ２４０、ブレーク機能回路２５０の構成及び
機能は、従来例で説明したものと同一のため、詳細な説
明を省略する。

エバチップ２１０は、ＣＰＵ部２１０−１と、バス制御
ユニット２１０−５と、ＣＰＵ部２１〇−１とバス制御
ユニツ）　２１０−５を接続する第１内部バス２１０−
４と、第１ＰＯ’ＲＴ２１０−６と、バス制御ユニット
２１０−５と第１ＰＯＲＴ２１０−６を接続する第２内
部バス２１０−７と、Ｒ８ＦＦ２１０−１５と、ＮＡＮ
Ｄゲート２１０−２と、ＡＮＤゲート２１０−３とを有
する。これらのうち、バス制御ユニット２１０−５と、
信号線の第１内部バス２１０−４と、ＦＯＲＴｌ　　２
１０−６と、第２内部バス２１０−７は実施例１で説明
したものと同じため、詳細な説明を省略する。ＣＰＵ部
２１０−１は、命令実行処理を行ない、８７割り込み中
は１を出力するＳｖＭＯＤ信号２１０−１０と、ＣＰＵ
部２１０−１のメモリアクセスの要請がデータアクセス
の場合そのバスサイクルに同期して１を出力するデータ
アクセス信号２１０−９と、特殊命令１の実行に同期し
てシングルパルスが出力されるＦＳＥＴ信号２１０−１
６と、特殊命令２の実行に同期してシングルパルスが出
力されるＦＣＬＲ信号２１〇−１７と、第１ＦＯＲＴ２
１０−６を入出力ボートとして使用するかを指定するＰ
ＳＥＬ信号２１０−１４を出力する。Ｒ３−ＦＦ２１０
−１５とＮＡＮＤゲート２１０−２とＡＮＤゲート２１
〇−３は、ＣＰＵ部２１０−１から出力されるＳｖＭＯ
Ｄ信号２１０−１０と、データアクセス信号２１０−９
と、ＦＳＥＴ信号２１０−１６と、ＦＣＬＲ信号２１０
−１７を使用して、バス制御ユニット２１０−５とオル
タネ−トメモリ２４０とエミュレーションメモリ２２０
を制御スるためのＡＬＴ信号２１７を作り出す。又エバ
チップ２１０は、現在のエバチップ２１０内部の状態を
示すステータス信号２１８も出力している。

次に第４図ＡないしＥのタイミングチャートを用いて、
ＩＣＥ動作時のメモリアクセスの動作について説明する
。これらの図で、ｔｌ−ｔ２．ｔ２−ｔ３．ｔ４−ｔ５
は、命令コードフェッチのタイミングを、ｔ３−ｔ４は
、データアクセスのタイミングを示している。そのため
、ｔ３−ｔ４期間中データアクセス信号２１０−９が１
となっている。又データアクセス時のタイミングで、実
線はメモリからの読み込み、破線はメモリへの書き込み
を示す。

第４図Ａ、Ｂのタイミングチャートは、ユーザプログラ
ムを実行している時のエミュレーションメモリ２２０と
ユーザメモリ２３０へのメモリアクセスのタイミングチ
ャートである。この動作は、前述の実施例と同じため詳
細な説明は省略する。

第４図Ｃのタイミングチャートは、８７割り込み処理中
にモニタプログラムがオルタネ−トメモリ２４０に対し
て、命令コードフェッチ及びデータアクセスをしている
時のタイミングチャートである。８７割り込み処理中な
のでを、ＳＶＭＯＤ信号２１０−１０は１になっている
が、特殊命令１は使用していないのでＲ８−ＦＦ　２１
０−１５はＲＥＳＥＴ状態となっている。前記２つの信
号の値より、ＡＬＴ信号２１７は１となりＡＬＴ信号２
１７によって制御されるバス制御ユニット２１０−５は
、−律第ＬＡＤバス２６０を選択しオルタネ−トメモリ
２４０がメモリアクセスの対象となる。エバチップ２１
０は、オルタネ−トメモリ２４０に対して命令コードフ
ェッチ、データアクセスの処理を行ないモニタプログラ
ムを実行する。

第４図りのタイミングチャートは、８７割り込み処理時
にモニタプログラムがエミュレーションメモリ２２０に
対して、第４図Ｅのタイミングチャートは、８７割り込
み処理時にモニタプログラムがユーザメモリ２３０に対
してデータアクセスをする時のタイミングチャートであ
る。８７割り込み処理中なので、ＳＶＭＯＤ信号２１〇
−１０は１になっている。ｔｌ−ｔ２．ｔ２−ｔ３のタ
イミングは命令コードフェッチのタイミングなので、デ
ータアクセス信号２１０−９が０となっているので、Ａ
ＬＴ信号２１７が１になりＡＬＴ信号２１７によって制
御されるバス制御ユニット２１０−５は、−律第ＬＡＤ
バス２６０を選択しオルタネ−トメモリ２４０がメモリ
アクセスの対象となる。エバチップ２１０は、オルタネ
−トメモリ２４０に対して、命令コードフェッチを行な
う。ｔ３−ｔ４のタイミングはエミュレーションメモリ
２２０に対してのデータアクセスのタイミングを示して
いる。ｔｌｌの時点で、特殊命令１の実行によりＦＳＥ
Ｔ信号２１０−１６にシングルパルスが出力され、Ｒ３
−ＦＦ２１０−１５がＳＥＴされる。データアクセスの
タイミングであるｔ３−ｔ４では、Ｒ８−ＦＦ　２１０
−１５はセット状態で、データアクセス信号２１〇−９
が１となっているので、ＡＬＴ信号２１７が０になりＡ
ＬＴ信号２１７によって制御されるバス制御ユニツ）２
１０−５は、メモリアクセスのアドレスによってバスの
切り替え動作を行なう。

第４図りの場合、対象はエミュレーションメモリ２２０
なので、第２ＡＤバス２７０を選択しＡＬＴ信号２１７
が０なので１、エミュレーションメモリ２２０がメモリ
アクセスの対象となる。第４図Ｅの場合、対象はユーザ
メモリ２３０なので、第２ＡＤバス２７０を選択しエバ
チップ２１０は、ユーザメモリ２３０に対して、データ
アクセスを行なう。Ｒ３−ＦＦ２１０−１５は、ｔ４１
の時点で特殊命令２によってＲＥＳＥＴされ、ＡＬＴ信
号２１７が１になる。

これ以降、データアクセスはオルタネ−トメモリ２４０
に対して行なわれる。ｔ４−ｔ５のタイミングはデータ
アクセス信号２１０−９が０となっているので、ＡＬＴ
信号２１７が１になりＡＬＴ信号２１７によって制御さ
れるバス制御ユニット２１０−５は、−律第ＬＡＤバス
２６０を選択し、ＡＬＴ信号２１７が１なので、オルタ
ネ−トメモリ２４０がメモリアクセスの対象となる。エ
バチップ２１０は、オルタネ−トメモリ２４０に対して
、命令フードフェッチを行なう。

〔発明の効果〕

以上説明したように本発明は、エバチップに８７割り込
み処理中にエミュレーションメモリ及びユーザメモリに
データアクセスするため特殊命令を追加すると共に、デ
ータアクセス参照バスサイクルに同期して出力値を変更
するチップセレクト用出力端子を付加した事により、以
下に述べる効果が得られる。

■　エミュレーションメモリ及びユーザメモリとオルタ
ネ−トメモリを切り替えるチップセレクト信号をエバチ
ップ内部より供給するため、外部にチップセレクト信号
を作成するための回路を付加する必要がなく、又ユーザ
メモリをアクセスするバスを切り替えるためのバスセレ
クト回路も付加する必要がなく、ＩＣＥの部品数を削減
する事ができる。

■　従来のエバチップを用いたＩＣＥのように、モニタ
プログラム実行中にエミュレーションメモリ及びユーザ
メモリをアクセスするために、ソフトウェアで操作する
ポートを１端子づつ設定する必要がなく、エミュレーシ
ョンメモリ及びユーザメモリのアクセス速度を高める事
が出来る。

■　さらに８７割り込み処理中のエミュレーションメモ
リ及びユーザメモリへのデータアクセスを、１命令で実
行する事ができるため、モニタプログラムからのエミュ
レーションメモリ及びユーザメモリに対する処理を高速
化す。

■　８７割り込み中でのエミュレーションメモリ及びユ
ーザメモリへのアクセスが１命令で実行する事ができ、
モニタプログラム中のエミュレーションメモリ及びユー
ザメモリへのアクセス時の手順を簡素化する事が出来る
。

■　出力ボートの値を設定しメモリアクセス対象を切り
替えるより、特殊命令でエバチップ内部の信号を切り替
える方が速度が早いので、エバチップは８７割り込み処
理中に、本来持つ多様なメモリアクセス命令を、エミュ
レーションメモリ及びユーザメモリに対して、高速に実
行する事が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例によるエバチップを使用した
ＩＣＥのブロック図、第２図ＡないしＥは、第１図実施
例で使用されるエバチップの動作のタイミングチャート
図、第３図は他の実施例によるエバチップを使用したＩ
ＣＥのブロック図、第４図ＡないしＥは、第３図実施例
で使用されるエバチップの動作のタイミングチャート図
、第５図は従来のエバチップを使用したＩＣＥのブロッ
ク図、第６図ＡおよびＢはそれぞれ第５図に示したチッ
プセレクト回路の回路図および真理値図、第７図Ａない
しＥは従来例で使用されるエバチップの動作のタイミン
グチャート図。 エバチップ・・・・・・１１０．．２１０，３１０、Ｃ
ＰＵ部・・・・・・１１０−１，２１０−１、ＮＡＮＤ
ゲート・・・・・・１１０−２，２１０−２，３７４、
ＡＮＤゲート・・・・・・１１０−３，２１０−３，３
７５、内部バスト・・・・・１１０−４．２１０−４、
バス制御ユニット・・・・・・１１０−５．２１０−５
、ＰＯＲＴｌ・・・・・・１１０−６，２１０−６、内
ｍバス２・・・・・・１１０−７．２１０−７、ＳＩＦ
信号・・・・・・１１０−８、データアクセス信号・・
・・・・ｌ’ｌ　Ｏ−９，２１０−９，３０３、ＳＶＭ
ＯＤ信号・−・・−・１１０−１０゜２１０−１０，３
０６、ＩＡＬＥ信号・・・・・・１１０−１１，２１０
−１１、ＩＲＤ信号・・・・・・１１〇−１２，２１０
−１２、ＩＲＤ信号１１０−１３゜２１０−１３、ＰＳ
ＥＬ信号・・・・・・１１０−１４゜２１０−１４，３
２１、ＥＡＬＥ信号・・・・・・１１１゜２１１．３１
１、ＥＲＤ信号・・・・・・１１２，２１２゜３１２、
ＥＷＲ信号・−・−１１３，２１３，３０３、ＡＬＥ信
号・・・・・・１１４，２１４，３１４、ＲＤ倍信号・
・・・・１１５，２１５，３１５、ＷＲ倍信号−・・・
・１１６．２１６，３１６、ＡＬＴ信号・・・・・・１
１７゜２１７、ステータス信号・・・・・・１１８，２
１８゜３０１．８７割り込み要求信号・・・・・・１１
９，２１９゜３０２、　　エミュレーションメモリ・・
自・・１２０゜２２０．３２０、ユーザメモリ・・・・
・・１３０，２３０゜３３０、オルタネ−トメモリ・・
・・・・１４０，２４０゜３４０、ブレーク機能回路・
・・・・・１５０，２５０゜３５０、ＡＤバスト・・・
・・１６０，２６０，３９０、ＡＤババス・・・・・・
１７０，２７０，４００、Ｒ８−ＦＦ・・・・・・２１
０−１５、ＦＳＥＴ信号・・・・・・２１〇−１６、Ｆ
ＣＬ’Ｒ信号・・・・・・２１０−１７、出力ポートド
・・・・・３０４、チップセレクト信号１・・・・・・
３０７、チップセレクト信号２・・・・・・３０８、チ
ップセレクト信号３・・・・・・３０９、デコード回路
・・・・・・３６０、チップセレクト回路・・・・・・
３７０．ＮＯＲゲー）・・−・−３７６，３７７、ＩＮ
ＶＥＲＴＥＲ−・・・・・３７８、Ｉ１０エミュレー）
回路・・・・・・３８０゜代理人　弁理士　　内　原　
　　音 声２図Ａ 第２□Ｆ３ 図Ｃ グ２田Ｄ ＩＺ面Ｅ 第４ 閃Ａ 差４圀Ｂ ＄４ ′ｖＭｃ 茅４ 凹り 第 叉Ｅ 茅 Ａ 茅 図５ 羊 凹 り 箒 阿Ｃ 茅 刃Ｅ

Claims (1)

【特許請求の範囲】
1. 命令実行を行なう命令実行手段と、外部装置に対してデ
   ータの入出力処理を行なう複数の入出力手段と、端子と
   、外部装置に対してデータ転送処理を行なうための命令
   による入出力処理に同期して前記端子の状態を制御し、
   前記端子の状態に同期して前記複数の入出力手段の中か
   ら１つの入出力手段を選択する選択部とを備えることを
   特徴とするマイクロコンピュータ。