JPH0277848A

JPH0277848A - マイクロコンピュータ

Info

Publication number: JPH0277848A
Application number: JP1147554A
Authority: JP
Inventors: Masaki Nasu; 雅樹那須
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-10
Filing date: 1989-06-09
Publication date: 1990-03-16
Anticipated expiration: 2012-03-05
Also published as: JP2586646B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロコンピュータ上で実行されるプログ
ラムを開発するためのプコグラム開発用チップに関する
。

〔従来の技術〕

一般に、マイクロコンピュータ上で動作するプログラム
の開発は、プログラムの実行動作をマイクロコンピュー
タと同一に行なう事ができ、且つ、プログラムが所定の
フローに従って動作しているかを確認するために、ある
特定アドレスでのプログラム実行の中断機能（以下ブレ
ーク機能と記す。）、その時のメモリ内容の読み出し及
び変更機能等のプログラムのデバッグを容易に行なえる
ような機能をもつプログラム開発支援ツール（以下ＩＥ
と記す。）が用いられる。ＩＥ上でこの様な機能を実現
するために、通常のマイクロコンピュータの機能に内部
ステータスの出力、ＩＥ用の特殊割り込み機能（以下、
スーパバイザ割り込みと記す。）等の機能を付加したプ
ログラム開発用のマイクロコンピュータ（以下、エバチ
ップと記す。）が用いられる。

従来のエバチップを用いたＩＥの構成を第７図のブロッ
ク図を用いて説明する。

第７図に示すＩＥは、エバチップ４１０と、ユーザーが
開発したプログラム（以下、ユーザプログラムと記す。

）がプログラム及びデータ領域として用いるユーザメモ
リ４２０と、スーパバイザ割り込み処理時にユーザメモ
リ内のデータの参照、変更等の処理を実行するモニタプ
ログラムの格納領域であるオルタネ−トメモリ４３０と
、エバチップ４１０が命令コードフェッチ、データ参照
等のメモリアクセスを行う場合にユーザメモリ４２０と
オルタネ−トメモリ４３０のどちらに対しアクセスする
かを指定するチップセレクト回路４４０と、ブレーク機
能実現のため、エバチップ４１０から出力されるエバチ
ップ内の命令実行状態を示すステータス信号４０２より
、エバチップ４１０の実行状態を監視し、所定のアドレ
スの命令の実行時にエバチップ４１０に対し、スーパバ
イザ割り込み処理の起動要求信号（以下５ＶＩＲＱ信号
と記す。）４０３をアクティブにするブレーク機能回路
４５０と、ステータス信号４０２をデコードし、エバチ
ップ４１０がメモリに対するデータ参照を行うバスサイ
クル実行時には１゜その他の時には０となるデータ参照
信号４０９を作成するデコード回路４６０より構成され
ている。

また、エバチップ４１０とユーザメモリ４２０とオルタ
ネ−トメモリ４３０はメモリアクセス時にエバチップ４
１０とユーザメモリ４２０．オルタネ−トメモリ４３０
間で参照アドレス及びデータのやりとりを行うアドレス
／データバス（以下、ＡＤババス記す。）４９０により
相互に接続されている。

また、エバチップ４１０から、ユーザメモリ４２０、オ
ルタネ−トメモリ４３０に対しては、ＡＤババス９０上
のアドレス出力タイミングを指定するＡＬＥ信号４０４
、メモリの読み出し制御を行うＲＤ’信号４０５、メモ
リへの書き込み制御を行なうＷＲ’信号４０６が出力さ
れ、チップセレクト回路４４０に対しては、エバチップ
がスーパバイザ割り込み処理を実行中である場合は１を
、その他の場合にはＯを出力するＳＶＭＯＤ信号４０７
と、プログラムにより設定可能である出力ポート４０８
が出力されている。また、出力ポート４０８は、スーパ
バイザモード中にユーザメモリへのデータ参照を行う時
にのみ１に設定し、その他の場合は０に設定する。

さらに、チップセレクト回路４４０から、ユーザメモリ
４２０とオルタネ−トメモリ４３０へは、チップセレク
ト信号４０１が出力されており、チップセレクト信号４
０１が０の時はユーザメモリ４２０が選択され、■の時
はオルタネ−トメモリ４３０が選択される。

次に、チップセレクト回路４４０の構成を、第８図に示
す。第８図において、４４１はＮＡＮＤゲート、４４２
はＡＮＤゲートである。チップセレクト信号４０１は、
ＳＶＭＯＤ信号４０７が１、且つデータ参照信号４０９
か出力ポート４０８のどちらかが０の時に１となり、オ
ルタネートメモ＝５− リ４２０を選択する。その他の場合はＯとなり、ユーザ
メモリ４３０を選択する。

また、実際の回路では、エバチップとユーザメモリ、オ
ルタネ−トメモリの間に、ＡＤババス上出力されるアド
レスをＡＬＥ信号４０４に同期してラッチする事により
ＡＤババス９０上のアドレスとデータを分離するアドレ
スラッチが必要となるが、本特許の要旨からみて特に重
要ではないため、図からは省略している。

次に第９−１．９−２．９−３図のタイミングチャート
を用いて、ＩＥの動作時の、メモリアクセスタイミング
とＳＶＭＯＤ信号４０７、出力ポート４０８、データ参
照信号４０９、チップセレクト信号４０１の動作につい
て説明する。

第９−１図のタイミングチャートは通常にユーザプログ
ラムを実行している時のタイミングチャートである。ス
ーパバイザ割り込み処理を行なっていない通常のタイミ
ングでは、ＳＶＭＯＤ信号４０７は常に０であり、チッ
プセレクト信号４０１は０となりユーザメモリ４２０が
選択され、エバチップ４１０はユーザメモリ４２０に対
し命令コードフェッチ、データ参照の処理を行い、ユー
ザプログラムを実行する。

第９−２図のタイミングチャートはスーパバイザ割り込
み処理中でモニタプログラムを実行している時のタイミ
ングチャートである。ＳＶＭＯＤ信号４０７はスーパバ
イザ割り込み処理中であるため１であり、またユーザメ
モリへのデータ参照を行わないため出力ポート４０８は
０に設定されており、チップセレクト信号４０１は１と
なりオルタネ−トメモリ４３０が選択され、エバチップ
４１０はオルタネ−トメモリ４３０から命令コードフェ
ッチ、データ参照を行いモニタプログラムを実行する。

第９−３図のタイミングチャートはスーパバイザ割り込
み処理時にモニタプログラムがユーザメモリ４２０内の
データの読み出し、変更を行う場合のタイミングチャー
トである。ＳＶＭＯＤ信号４０７はスーパバイザ割り込
み処理中であるため１である。モニタプログラムではユ
ーザメモリへのデータ参照を行う前に出力ポート４０８
をｔ７１のタイミングで１に設定し、次にｔ７２からｔ
７３の期間データ参照を行い、データ参照後、出力ポー
ト４０８をｔ７４のタイミングでＯに設定しユーザメモ
リ４２０に対するデータ参照を終了する。また、データ
参照信号４０９は、データ参照のバスサイクルが実行さ
れているｔ７２からｔ７３の期間１となる。この結果、
チップセレクト信号４０１はタイミングｔ７２からｔ７
３の期間０となり、この期間のデータ参照はユーザメモ
リ４２０から行われると共に、ｔ７２からｔ７３期間以
外ではチップセレクト信号４０１は１のままであり、オ
ルタネ−トメモリ４３０からの命令コードフェッチを行
うことができる。

〔発明が解決しようとする課題〕

以上述べたように、従来のエバチップを用いたＩＥでは
、スーパバイザモード中にユーザメモリへのデータ参照
を行うために、メモリ参照命令以外に、出力ポートへの
設定命令を前後に２同人れる必要があるため、ユーザメ
モリへのアクセス時の手順が繁雑になり、またモニタプ
ログラムによるユーザメモリへの処理を高速に行うこと
ができない。この結果ファイルからのプログラムのダウ
ンロード等、ユーザメモリに対する大容量のデータ転送
を行う場合、非常に時間がかかり実用に耐えないという
欠点がある。

更に、ユーザメモリとオルタネ−トメモリを切り替える
チップセレクト信号を作成するために、エバチップ外部
にステータス信号のデコード回路、チップセレクト信号
を作成するチップセレクト回路等の付加回路が必要とな
り、ＩＥの部品数が増加し、その結果、信頼性、経済性
を損ねるという欠点がある。

また、ユーザメモリとオルタネ−トメモリの切り替えを
行うために、ポートを１端子使用する必要があり、これ
を補うためポート機能をエミュレートする回路が別に必
要となり、更に、信頼性、経済性を損ねるという欠点が
ある。

〔課題を解決するための手段〕

本発明によるマイクロコンピュータは、単一半導体基盤
上に集積されており、命令実行を行なう命令実行手段と
、外部装置とデータの入出力処理を行う入出力手段と、
出力端子の出力値を制御する出力端子制御手段とを有し
、命令実行手段は、外部装置との間のデータ転送処理を
行う特殊転送処理命令の実行手段を有し、当該命令を実
行している時に第１の状態信号を、また、割り込み要求
に対し割り込み処理を実行している時に第２の状態信号
を出力する手段をさらに有し、出力端子制御手段は、第
１の状態信号と第２の状態信号に基づき、入出力手段の
入出力処理と同期して出力端子の出力値を制御すること
を特徴としている。

すなわち、本発明ではエバチップにＩＥでのスーパバイ
ザ割込み処理中にユーザメモリに対するデータ参照を行
う命令を設定すると共に、スーパバイザ割り込み処理時
には例えば１となり、且つ上記のＩＥ用特殊命令による
データ参照タイミングに同期して例えばＯとなる信号を
エバチップ内で作成し、チップセレクト用の端子として
外部に出力している。この結果、ＩＥ上のチップセレク
ト用の付加回路を不要にすると共に、従来のＩＥがチッ
プセレクト信号作成用に使用していた出力ポートが不必
要となり、ポート機能をエミュレートする外部回路も不
要にしている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図に本発明によるエバチップを含むＩＥの一実施例
のブロック図を示す。第１図に示すＩＥは、スーパバイ
ザ割り２込み処理中にユーザメモリに対するデータ参照
を行なうための特殊命令の実行機能を持つエバチップ１
１０と、ユーザメモリ１２０と、オルタネ−トメモリ１
３０と、ブレーク機能実現のため、エバチップ１１０か
ら出力される命令実行状態を示すステータス信号１０２
を用いて、エバチップ１１０の実行状態を監視し、所定
の命令の実行時にエバチップ１１０に対し、スーパバイ
ザ割り込み処理の起動要求信号（以下５ＶＩＲＱ信号と
記す。）１０３をアクティブにする、ブレーク機能回路
１５０から構成されてぃまた、エバチップ１１０とユー
ザメモリ１２０とオルタネ−トメモリ１３０はメモリア
クセス時に参照アドレスおよびデータのやりとりを行う
アドレス／データバス（以下、ＡＤババス記す。）１９
０により相互に接続されている。

また、エバチップ１１０から、ユーザメモリ１２０、オ
ルタネ−トメモリ１３０に対しては、ＡＤババス９０上
のアドレス出力タイミングを指定するＡＬＥ信号１０４
．メモリの読み出し制御を行なうＲＤ’信号１０５．メ
モリへの書き込み制御を行なうＷＲ’信号１０６と、チ
ップセレクト信号１０１が出力されている。

チップセレクト信号１０１は、エバチップ１１０が通常
にユーザプログラムを実行している時は０になりユーザ
メモリを選択し、スーパバイザ割り込み中は、データ参
照用特殊命令によるデータ参照を実行する期間のみ０と
なりユーザメモリを選択し、その他の期間は１となりオ
ルタネ−トメモリを選択する。

更に、エバチップ１１０は、命令実行に伴うデータの入
出力処理、演算処理及びメモリとの間の命令コードフェ
ッチ、データ参照の処理を行うＣＰＵ部１１１と、ＮＡ
ＮＤゲート１１３とＡＮＤゲート１１４より構成されて
いる。

また、ＮＡＮＤゲート１１３へは、ＣＰＵ部１１１が出
力するデータ参照用特殊命令の実行中である時に１、そ
の他の場合には０となる５ＥＬＡＬＴ信号１１０−１と
、メモリに対するデータ参照を実行するタイミングで１
、その他の時には０となるデータ参照信号１１０−３が
入力されている。

ＡＮＤゲート１１４へは、ＣＰＵ部１１１からエバチッ
プがスーパバイザ割り込み処理を実行中である場合は１
を、その他の場合には０となるＳＶＭＯＤ信号１１０−
２とＮＡＮＤゲート１１３の出力が入力している。そし
て、ＡＮＤゲート１１４の出力はチップ外部に導出され
、０の時はユーザメモリ１２０を選択し、１の時はオル
タネ−トメモリ１３０を選択するチップセレクト信号１
０１として、ユーザメモリ１２０．オルタネ−トメモリ
１３０に接続している。

ＮＡＮＤゲート１１３は、５ＥＬＡＬＴ信号１１０−１
とデータ参照信号１１０−３が共に１の時、即ちデータ
参照用特殊命令によるデータ参照を実行している時だけ
０を出力し、ＡＮＤゲート１１３を通してチップセレク
ト信号１０１を０にする。また、スーパバイザ割り込み
処理中で、５ＥＬＡＬＴ信号１１０−１が１であっても
、データ参照をしていない期間はオルタネ−トメモリか
らの命令コードフェッチを行うために、チップセレクト
信号１０１０レベルには影響を与えない論理としている
。

次に、第２−１．２−２．２−３図のタイミングチャー
トを用いて、ＩＥの動作時の、メモリアクセスタイミン
グとチップセレクト信号１０１の動作について説明する
。

第２−１図のタイミングチャートは通常にユーザプログ
ラムを実行している時のタイミングチャートである。ス
ーパバイザ割り込み処理を行なりていない通常のタイミ
ングでは、ＳｖＭＯＤ信号１１０−２は常にＯであり、
ＡＮＤゲート１１４の出力チップセレクト信号１０１は
ＮＡＮＤゲート１１４の出力値にかかわらず０となり、
ユーザメモリ１２０が常に選択され、エバチップ１１０
はユーザメモリ１２０に対し命令コードフェッチ、デー
タ参照の処理を行い、ユーザプログラムを実行する。

第２−２図のタイミングチャートはスーパバイザ割り込
み処理中でモニタプログラムを実行しており、且つＩＥ
用のデータ参照特殊命令を実行していない時のタイミン
グチャートである。ＳＶＭＯＤ信号１１０−２はスーパ
バイザ割り込み処理中であるため１である。ＮＡＮＤゲ
ート１１３はデータ参照特殊命令を実行していないため
５ＥＬＡＬＴ信号１１０−１が０のため、１を出力する
。

この結果、ＡＮＤゲー）１１４の出力であるチップセレ
クト信号１０１は１となり、オルタネ−トメモリ１３０
が選択され、エバチップ１１０はオルタネ−トメモリ１
３０に対し命令コードフェッチ、データ参照を行いモニ
タプログラムを実行する。

第２−３図のタイミングチャートはスーパバイザ割り込
み処理中でＩＥ用のデータ参照特殊命令を実行した場合
のタイミングチャートである。

ＳＶＭＯＤ信号１１０−２はスーパバイザ割り込み処理
中であるため１である。ＣＰＵ部１１１はＩＥ用データ
参照特殊命令を実行しているｔｌからｔ４の期間、５Ｅ
ＬＡＬＴ信号１１０−１を１にする。タイミングｔ２で
、データ参照信号１１〇−３が１となると、ＮＡＮＤゲ
ート１１３は０を出力し、この結果、ＡＮＤゲー・ト１
１４は０を出カスる。そして、タイミングｔ３でデータ
参照信号１１０−３が０となり、ＮＡＮＤゲート１１３
の出力が１となるまで、ＡＮＤゲー）１１４はＯを保つ
。この結果、ＡＮＤゲート１１４の出力のチップセレク
ト信号１０１はＩＥ用データ参照特殊命令によるデータ
参照バスサイクルを実行しているタイミングｔ２からｔ
３の期間０となり、この期間のデータ参照はユーザメモ
リ１２０から行なわれると共に、ｔ２からｔ３期間以外
ではチップセレクト信号１０１は１に保たれ、オルタネ
−トメモリ１３０からの命令コードフェッチを行い、モ
ニタプログラムを実行する。

以上述べた構成のエバチップを用いることにより、エバ
チップ外部に付加回路を追加することなく、ユーザメモ
リとオルタネ−トメモリ間の切り替えをメモリアクセス
のバスサイクルに同期して行うことができると共に、ス
ーパバイザ割り込み処理時の、ユーザメモリへのデータ
参照を容易に行なうことを可能にしている。

次に、本発明に基づく第２の実施例について第３図のブ
ロック図を参照して説明する。

第３図に示すＩＥは、エバチップ２１０が、命令実行に
伴うデータの入出力処理、演算処理と、命令コードフェ
ッチ及び命令実行に伴うデータ参照等のメモリアクセス
をパイプライン式に行えるように、第１の実施例におけ
るＣＰＵ部１１１を、命令実行に伴うデータの入出力処
理、演算処理及びエバチップ全体の制御を行うＣＰＵ部
２１１と、メモリからの命令コードフェッチ及びデータ
参照を制御するバス制御ユニット２１２に分離し、ＣＰ
Ｕ部２１１とバス制御ユニット２１２は、メモリアクセ
スに伴うアドレス、データのやりとりを行うためのデー
タバス２１９により相互に接続された構成となっている
点と、チップセレクト信号１０１を作成するための回路
が、バス制御ユニット２１２が実行するメモリアクセス
バスサイクルと同期をとるために、セットリセットフリ
ップフロップ（以下、５Ｒ−ＦＦと記す。）２１３とＡ
ＮＤゲー）２１４，２１５よりなる構成となっているこ
と以外は、第１の実施例と、同一の構成をしている。

ＡＮＤゲート２１４へは、ＣＰＵ部２１１が出力するデ
ータ参照用特殊命令の実行中である時に１、その他の場
合には０となる５ＥＬＡＬＴ信号２１０−１とバス制御
ユニット２１２が出力するデータ参照バスサイクル開始
信号２１０−３が入力されている。

５Ｒ−ＦＦ２１３はリセット側入力にはＡＮＤゲート２
１４の出力が、セット側入力にはバス制御ユニット２１
２が出力するデータ参照バスサイクル終了信号２１０−
４が入力しており、ＣＰＵ部２１１がデータ参照特殊命
令を実行した場合のデータ参照のバスサイクル実行時の
み０を出力し、その他の場合は１を出力する。

ＡＮＤゲート２１５へは、ＣＰＵ部２１１からエバチッ
プがスーパバイザ割り込み処理を実行中である場合は１
を、その他の場合にはＯとなるＳＶＭＯＤ信号２１０−
２と５Ｒ−Ｆ’Ｆ’２１３ノ出力が入力している。そし
て、ＡＮＤゲート２１５の出力はチップ外部に導出され
、０の時はユーザメモリ１２０を選択し、１の時はオル
タネ−トメモリ１３０を選択するチップセレクト信号１
０１として、ユーザメモリ１２０．オルタネ−トメモリ
１３０に接続している。

次に、第４−１．４−２．４−３図のタイミングチャー
トを用いて、ＩＥの動作時の、メモリアクセスタイミン
グとチップセレクト信号１０１の動作について説明する
。

第４−１図のタイミングチャートは通常にユーザプログ
ラムを実行している時のタイミングチャートである。ス
ーパバイザ割り込み処理を行なっていない通常のタイミ
ングでは、ＳＶＭＯＤ信号２１０−２は常に０であり、
ＡＮＤゲート２１５の出力チップセレクト信号１０１は
５Ｒ−ＦＦ２１３の出力値にかかわらず０となり、ユー
ザメモリ１２０が常に選択され、エバチップ２１０はユ
ーザメモリ１２０と命令コードフェッチ、データ参照の
処理を行い、ユーザプログラムを実行する。

第４−２図のタイミングチャートはスーパバイザ割り込
み処理中でモニタプログラムを実行しており、且つＩＥ
用のデータ参照特殊命令を実行していない時のタイミン
グチャートである。ＳＶＭＯＤ信号２１０−２はスーパ
バイザ割り込み処理中であるため１である。５Ｒ−ＦＦ
２１３はデータ参照特殊命令を実行していないためｌを
出力する。この結果、ＡＮＤゲート２１５の出力である
チップセレクト信号１０１は１となり、オルタネ−トメ
モリ１３０が選択され、エバチップ２１０はオルタネ−
トメモリ１３０から命令コードフェッチ、データ参照を
行いモニタプログラムを実行する。

第４−３図のタイミングチャートはスーパバイザ割り込
み処理中でＩＥ用のデータ参照特殊命令を実行した場合
のタイミングチャートである。

ＳＶＭＯＤ信号２１０−２はスーパバイザ割り込み処理
中であるため１である。ＣＰＵ部２１１はＩＥ用データ
参照特殊命令を実行しているｔ２１からｔ２４の期間、
５ＥＬＡＬＴ信号２１０−１を１にする。タイミングｔ
２２でデータ参照バスサイクル開始信号２１０−３が１
となると、ＡＮＤゲート２１４の出力はｌとなり、５Ｒ
−ＦＦ２１３は０を出力し、タイミング上２４データ参
照バスサイクル終了信号２１０−４が１となるまで、０
を保つ。この結果、ＡＮＤゲート２１５の出力のチップ
セレクト信号１０１はＩＥ用データ参照特殊命令による
データ参照バスサイクルであるタイミングｔ２２からｔ
２３の期間Ｏとなり、この期間のデータ参照はユーザメ
モリ１２０から行われると共に、ｔ２２からｔ２３期間
以外ではチップセレクト信号１０１は１に保たれ、オル
タネ−トメモリ１３０からの命令コードフェッチを行い
、モニタプログラムを実行する。

本発明の第３の実施例であるエバチップを用いたＩＥは
、スーパバイザ割り込み処理中のユーザメモリに対する
データ参照を専用の特殊命令を用いるのではなく、デー
タ参照命令の前に付加する事により、続くデータ参照命
令がスーパバイザ割り込み処理中のユーザメモリに対す
るデータ参照を行う様にデータ参照命令の意味付けを変
更させるプリフィックス命令を新規に追加する事により
実現している。

第５図に示す工Ｅは本実施例に基づくエバチップ３１０
と、ユーザメモリ１２０と、オルタネ−トメモリ１３０
とブレーク機能回路１５０から構成されている。これら
のうち、ユーザメモリ１２０゜オルタネ−トメモリ１３
０．ブレーク機能回路１５０、ＡＤババス９０及び各ユ
ニット間の信号は第１の実施例で説明したものと同一の
ため、詳細な説明を省略する。

エバチップ３１０は、ＣＰＵ部３１１と、５Ｒ−ＦＦ　
３１２と、ＮＡＮＤゲート３１３と、ＡＮＤゲート３１
４より構成されている。

５Ｒ−ＦＦ３１２はセット側入力にはＣＰＵ部３１１が
プリフィックス命令処理時に１、その他の場合には０を
出力するＰＲＥＦＩＸ信号３１〇−１が、リセット側入
力にはＣＰＵ部３１１が命令の実行終了時に１を、その
他の場合にはＯを出力するＥＮＤ信号３１０−４が入力
している。

また、ＮＡＮＤゲート３１３へは、５Ｒ−ＦＦ３１２の
出力と、ＣＰＵ部３１１がメモリに対するデータ参照を
実行するタイミングで１、その他の時には０となるデー
タ参照信号３１０−３が入力されている。

ＡＮＤゲート３１４へは、ＣＰＵ部１１１からエバチッ
プがスーパバイザ割り込み処理を実行中である場合は１
を、その他の場合には０となるＳＶＭＯＤ信号３１０−
２とＮＡＮＤゲート３１３の出力が入力している。そし
て、ＡＮＤゲート３１４の出力はチップ外部に導出され
、０の時はユーザメモリ１２０を選択し、１の時はオル
タネ−トメモリ１３０を選択するチップセレクト信号１
０１として、ユーザメモリ１２０．オルタネ−トメモリ
１３０に接続している。

次に、第６−１．６−２．６−３図のタイミングチャー
トを用いて、■Ｅの動作時の、メモリアクセスタイミン
グとチップセレクト信号１０１の動作について説明する
。

第６−１図のタイミングチャートは通常にニーサブログ
ラムを実行している時のタイミングチャートである。ス
ーパバイザ割り込み処理を行なっていない通常のタイミ
ングでは、ＳＶＭＯＤ信号３１０−２は常に０であり、
ＡＮＤゲート３１４のチップセレクト信号１０１はＮＡ
ＮＤゲート３１３の出力値にかかわらず０となり、ユー
ザメモリ１２０に選択され、エバチップ３１０はユーザ
メモリ１２０に対し命令コードフェッチ、データ参照の
処理を行い、ユーザプログラムを実行する。

第６−２図のタイミングチャートはスーパバイザ割り込
み処理中でモニタプログラムを実行しており、且つプリ
フィックス命令を実行していない時のタイミングチャー
トである。ＰＲＥＦＩＸ信号３１０−１はプリフィック
ス命令を実行していないため０であり、そのため５Ｒ−
ＦＦ３１２は０を出力する。この結果、ＡＮＤゲート３
１３のＮＡＮＤゲート３１３の出力は１となる。また、
ＳＶＭＯＤ信号３１０−２はスーパバイザ割り込み処理
中であるため１であり、ＡＮＤゲー）３１４の出力であ
るチップセレクト信号１０１は１となり、オルタネ−ト
メモリ１３０が選択され、エバチップ１１０はオルタネ
−トメモリ１３０に対し命令コードフェッチ、データ参
照を行いモニタプログラムを実行する。

第６−３図のタイミングチャートはスーパバイザ割り込
み処理中に、プリフィックス命令に続いてデータアクセ
ス命令を行った場合のタイミングチャートチある。ＳＶ
ＭＯＤ信号３１０−２はスーパバイザ割り込み処理中で
あるため１である。

ＣＰＵ部３１１がプリフィックス命令を実行し、タイミ
ングｔ３１でＰＲＥＦＩＸ信号３１０−１を１にすると
、５Ｒ−ＦＦ３１２は１を出力する。

次に、ＣＰＵ部３１１が、メモリ参照命令を実行しタイ
ミングｔ３２でデータ参照信号３１０−３が１となると
、ＮＡＮＤゲート３１３の出力は０となり、ＡＮＤゲー
ト３１４は０を出力する。そして、タイミングｔ３３で
データ参照信号３１〇−３が０となり、ＮＡＮＤゲート
３１３の出力が１となるまで、ＡＮＤゲート３１４は０
を保つ。

そして、ｔ３４のタイミングでメモリ参照命令が終了し
、ＥＮＤ信号３．１０−４が１になると、５Ｒ−ＦＦ３
１２は０を出力する。従って、続けてメモリ参照命令実
行しても、ＮＡＮＤゲート３１３は１を出力し、ＡＮＤ
ゲート３１４の出力であるチップセレクト信号１０１は
１を保つ。この結果、ＡＮＤゲート３１４の出力のチッ
プセレクト信号はプリフィックス命令に続くメモリアク
セス命令によるデータ参照バスサイクルを実行している
タ２６一イミングｔ３２からｔ３３の期間Ｏとなり、この期間の
データ参照はユーザメモリ１２０から行われると共に、
ｔ３２からｔ３３期間以外ではチップセレクト信号１０
１は１に保たれ、データ参照及びコードフェッチはオル
タネ−トメモリ１３０から行われる。

以上述べたエバチップを用いることにより、スーパバイ
ザ割込み処理中のユーザメモリへのデータ参照を、既存
のプリフィックス命令とメモリ参照命令の組合わせで行
うことができる。このため、ＣＰＵ部に対し専用データ
参照命令を実行するためのハードウェアを追加すること
なくエバチップを設計できるため、エバチップの開発を
容易に行うことができる。

〔発明の効果〕

以上述べた様に、本発明では、エバチップにデータ参照
バスサイクルに同期して出力値を変更しユーザメモリと
オルタネ−トメモリの選択を行うチップセレクト用出力
端子を付加すると共に、スーパバイザ割り込み中に特定
の命令を実行することによりチップセレクト端子の出力
を切り替えユーザメモリに対するデータ参照を行う機能
を付加したことにより、以下に述べる効果が得られる。

（１）　　スーパバイザモード中のユーザメモリへのデ
ータ参照を、１命令で行うことができるため、モニタプ
ログラムからのユーザメモリへのアクセス時の手順を簡
素化すると共に、ユーザメモリへのアクセス処理を高速
に行うことが出来る。

（２）ユーザメモリとオルタネ−トメモリを切り替える
チップセレクト信号をエバチップ内部より供給するため
、外部にチップセレクト信号を作成するための回路を付
加する必要がなく、ＩＥの部品数を削減することができ
信頼性、経済性を向上させることができる。

（３）　　従来のエバチップを用いたＩＥの様に、モニ
タプログラム実行中にユーザメモリをアクセスするため
に、ポートを１端子使用する必要がなく、ポート機能を
エミュレートする外部回路が不要となる。

【図面の簡単な説明】

第１図は本発明に基づく第１の実施例のエバチップを用
いたＩＥのブロック図、第２−１．２−２．２−３図は
第１の実施例のエバチップの動作のタイミングチャート
、第３図は本発明に基ツく第２の実施例のエバチップを
用いたＩＥのブロック図、第４−１．４−２．４−３図
は第２の実施例のエバチップの動作のタイミングチャー
ト、第５図は本発明に基づく第３の実施例のエバチップ
を用いたＩＥのブロック図、第６−１．６−２．６−３
図は第３の実施例のエバチップの動作のタイミングチャ
ート、第７図は従来のエバチップを用いたＩＥのブロッ
ク図、第８図は従来例におけるチップセレクト回路の構
成、第９−１．９−２．９−３図は従来のエバチップの
動作のタイミングチャートである。１１０．２１０，３１０，４１０・・・・・・エバチッ
プ、１１０−１，２１０−１・・・・・・５ＥＬＡＬＴ
信号、３１０−１・・・・・・ＰＲＥＦＩＸ信号、１１
０−２．２１０−２，３１０−２・・・・−８ＶＭＯＤ
信号、１１０−３．３１０−３・・団・データ参照信号
、２１０−３・・・・・・データ参照バスサイクル開始
信号、２１０−４・・・・・・データ参照バスサイクル
終了信号、３１０−４・・・・・・ＥＮＤ信号、１１１
・旧・・０２８部、１１３・・・・・・ＮＡＮＤＡＮＤ
ゲート４・旧・・ＡＮＤゲート、２１１・・・・・・Ｃ
ＰＵ部、２１２・・・・・・バス制御ユニット、２１３
・・・・・・５Ｒ−ＦＦ、２１４゜２１５・・・・・・
ＡＮＤゲート、２１９・・・・・・データバス、３１１
−−−−・−ＣＰＵ部、３１２・・・・・・５Ｒ−ＦＦ
、３１３・・・・・・ＮＡＮＤＡＮＤゲート４・・・・
・・ＡＮＤゲート、１２０，４２０・・・・・・ユーザ
メモリ、１３ｏ。４３０・・・・・・オルタネ−トメモリ、４４ｏ・旧・
・チップセレクト回路、１５０，４５０・・・・・・ブ
レーク機能回路、４６０・・・・・・デコード回路、１
９０，４９０・・・・・・ＡＤババス１０１，４０１・
・印・チップセレクト信号、１０２，４０２・・団・ス
テータス信号、１０３．４０３．　・・・−・・５ＶＩ
ＲＱ信号、１０４゜４０４・・・・・・ＡＬＥ信号、１
０５　、４０１旧・−ＲＤ’信号、１０６　、４０６−
川−ＷＲ’信号、４０７　・・・−８ＶＭＯＤ信号、４
０８・・印・出力ポート、４０９・・・・・・データ参
照信号。代理人　弁理士　　内　原　　　晋

Claims

【特許請求の範囲】

命令実行を行なう命令実行手段と、外部装置とデータの
入出力処理を行う入出力手段と、出力端子の出力値を制
御する出力端子制御手段とを備え、前記命令実行手段は
、前記外部装置との間のデータ転送処理を行う特殊転送
処理命令を実行する手段を有すると共に、前記特殊転送
処理命令を実行している時に第１の状態信号を、割り込
み要求に対し割り込み処理を実行している時に第２の状
態信号を出力する手段を有し、前記出力端子制御手段は
、前記第１の状態信号と前記第２の状態信号に基づき、
前記特殊転送処理命令による前記入出力手段の入出力処
理に同期して前記出力端子の出力値を制御することを特
徴とするマイクロコンピュータ。