JPH02247769A - 並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の単位プロセッサをシリアルリンクによ
り結合し、並列処理プログラムの並列処理を行う並列処
理装置に関する。

［従来の技術］ 一般に並列処理装置は複数の単位プロセッサを相互もし
くは共通の入出力インターフェースにより結合し、該複
数の単位プロセッサを並列に動作させることにより高速
処理を行う様に構成されている。

従来技術による並列処理装置は、前記複数プロセッサ間
を共通のパラレルバスまたはシリアルリンクにより結合
し、これらバスまたはリンクを介してデータの送受が行
われている。

前記パラレルバス結合の並列処理装置は、処理能力がパ
ラレルバスのデータ転送速度により制限され、特に多量
のデータ転送を必要とする処理ではプロセッサ数を増加
しても処理能力の向上はあまり望めないと言う不具合が
ある６ 一方、シリアルリンクにより複数の単位プロセッサを相
互に結合して構成される並列処理装置は、プロセッサネ
ットワークを構成する自由度は大きいものの、シリアル
リンクによるデータ転送にかかる時間が無視できない場
合には、バイブライン処理を行う必要があり、この場合
には遅延時間の発生を免れない、またシリアルリンクに
よる単位プロセッサ間の接続は並列処理プログラム（処
理アルゴリスム）によってユーザが固定的に設定するも
のであった。

［発明が解決しようとする課題］ 前記従来技術によるシリアルリンク結合の並列処理装置
は、単位プロセッサ間の接続を固定的に設定しているた
め、並列処理プログラムを変更する都度にユーザがこの
プログラム対応に前記結合（配線）を変更しなければ成
らないと言う不具合を招いていた。特に複雑な並列処理
プログラムの場合にはそのプロセッサネットワークの構
築に多大な手間が掛かかると言う問題点があった。

本発明の目的は前記従来技術によるｉＩ題を解決するこ
とであり、並列処理プログラムに応じて単位プロセッサ
間の接続を自己設定可能な並列処理装置を提供すること
である。

［課題を解決するための手段］ 前記課題を解決するため本発明による複数の単位プロセ
ッサをシリアルリンクを介して相互に結合し、ホストプ
ロセッサから与えられる並列処理プログラムを前記複数
の単位プロセッサが並列処理する並列処理装置は、複数
の単位プロセッサとシリアルリンクを介して接続され且
つ単位プロセッサ間の接続状態を任意に設定するスイッ
チと、該スイッチの前記接続状態の設定を指示するスイ
ッチ制御用プロセッサと、前記並列処理プログラムをス
イッチを介して複数の単位プロセッサに選択的に供給す
るホストプロセッサとを設けた。

［作用］ 前記並列処理装置は、前記ホストプロセッサが、前記複
数のｍ位プロセッサ数及びシリアルリンク数を検出する
第１のステップと、前記並列処理プログラム対応の使用
プロセッサ数及びシリアルリンク数及び結合状態を検出
する第２のステップと。

該第２のステップで検出された並列処理プログラム対応
の使用プロセッサ数及びシリアルリンク数が第１のステ
ップ検出された数を越えるか否か検出する第３のステッ
プと、該第３のステップで第２のステップで検出された
数が第１のステップ検出された数を越えないことを検出
した場合、第１及び第２のステップで検出された数をも
とに実プロセッサ間の接続情報を演算する第４のステッ
プと、該第４のステップで演算された接続情報をもとに
スイッチの接続状態をスイッチ制御用プロセッサにより
変更する第５のステップとを実行する。

従って本装置は、ホストプロセッサが並列処理プログラ
ム実行前に実装置及び処理プログラムの必要とする単位
プロセッサ及びシリアルリンクを検出し、スイッチが単
位プロセッサ間の接続状態を切り替えることにより、並
列処理プログラムに応じて単位プロセッサ間の接続を自
己設定することができる。

［実施例］ 以下１本発明による並列処理装置の一実施例を図面を参
照して詳細に説明する。

第１図は本実施例による並列処理装置の全体構成を示す
図であり、本装置は共通のパラレルバスｌにより接続さ
れたホストプロセッサ２と、該プロセッサ２の指示によ
りデータもしくはプログラムを格納するＲＡＭ３及びＲ
ＯＭ４と、該バス１に接続された入出カプロセッサ５と
、該プロセッサ５とシリアルリンク８を介して接続され
、複数の単位プロセッサ９並びに該プロセッサ９間及び
入出カプロセッサ５間の接続状態を任意に設定するスイ
ッチ１０を含む並列処理ユニット７と、前記スイッチ１
０の接続を制御するスイッチ制御用プロセッサ６とから
構成される。

前記スイッチ制御用プロセッサ６は、スイッチ１０によ
る各単位プセッサ９間及び入出カプロセッサ５間の接続
を指示するものであり、並列処理ユニット７は、第２図
に示す如く、複数の単位プロセッサ９をスイッチ１０の
チャネルＣｈＯ−Ｃｈ２７にそれぞれシリアルリンク２
０を介して接続し、入出カプロセッサ５をスイッチ１０
のチャネルＣｈ３０〜Ｃｈ３１に接続し、前記スイッチ
制御用プロセッサ６をスイッチｌＯのＳＥＴ端子に接続
する様に構成されている。また、前記シリアルリンク２
０及びスイッチ１０内のチャネル間は双方向のデータ転
送が可能なものである。尚、本実施例における単位プロ
セッサが有するシリアルリンクの本数及びスイッチの有
するチャネル数は本件出願の特許請求の範囲においてな
んら制限をうけるものではない。

また第１図及び第２図において入出カプロセッサ５及び
単位プロセッサ９に接続されたシリアルリンク８及びシ
リアルリンク２０に付された番号０゜１、・・は各プロ
セッサで規定されたシリアルリンク番号である。

従って入出カプロセッサ５からのデータ乃至プログラム
は、スイッチ１０のチャネルＣｈ３０〜ｃｈ３１、内部
配線及びシリアルリンク２０を介して接続された任意の
単位プロセッサ９への転送ができ。

且つ任意の単位プロセッサ９からのデータもスイッチ１
０の接続された任意のチャネルを介して他の単位プロセ
ッサ９へ転送ができる。

この様に構成された並列処理装置は、第３図に示すフロ
ーチャートに従って動作する。

まず本実施例装置は、ホストプロセッサ２が入出カプロ
セッサ５のシリアルリンク８を介して並列処理ユニット
７のシステムチエツクを行う（ステップ１０１）　、こ
のシステムチエツクは、入出カプロセッサ５及びシリア
ルリンク８を介したチエツク用プログラムをスイッチ１
０が複数の単位プロセッサ９に順次転送することにより
行われる。

具体的に説明すると、単位プロセッサ９はチエツク用プ
ログラムがダウンロードされると該プログラムを起動し
て、その結果（チエツク結果、シリアルリンク番号、処
理データ他）を接続されたシリアルリンク２０に送出す
る機能を持ち、入出カプロセッサ５はスイッチ１０によ
りチャネルＣｈ３０またはチャネルＣｈ３１と他のチャ
ネルの間の接続を順次切り換えてこのデータを受は取る
。このため該プロセッサ５はスイッチ１０のどのチャネ
ルに前記単位プロセッサのシリアルリンクの何番が接続
されているか知ることができ、この情報をホストプロセ
ッサ２に送る。更に入出カプロセッサ５は例えばチャネ
ルＣｈ２８〜Ｃｈ２９の様に段位プロセッサが接続され
ていない場合はダウンロードエラーを受は取ることによ
り単位プロセッサ９が接続されていないことを確認する
機能を持ち、これをホストプロセッサ２に転送する。

従って入出カプロセッサ５は、シリアルリンク８を介し
てシステムチエツク用のプログラムをスイッチ１０のチ
ャネルＣｈ３０〜Ｃｈ３１に供給することにより、スイ
ッチ１０により任意に設定されたチャネルを介して任意
のプロセッサ９のシステムチエツクを行う。この１つの
単位プロセッサ９に対するチエツクが終了するとスイッ
チ１０はスイッチ・制御用プロセッサ６の指示に従って
次のチャネルにチエツク用プログラムをダウンロードし
てシステムチエツクを行い、順次このチエツクを繰り返
すことにより、全てのシリアルリンク２０及び単位プロ
セッサ９に対するシステムチエツクを行う。

一方ホストプロセッサ２は、入出カプロセッサ５から前
記ダウンロード完了報告を受は取ると。

そのｍ位プロセッサ９に対して任意のプロセッサ番号を
割当て、このときのスイッチ１０のチャネル番号、プロ
セッサ番号及び該プロセッサのシリアルリンク番号を登
録する。

従ってホストプロセッサ２はこの一連の動作が終了する
と第４図に示すプロセッサ番号に接続されたスイッチ１
０のチャネル番号を登録した実テープル４０を得ること
ができる。この実テーブル４ｏは第２図の接続状態を参
照すれば明がな如く、Ｐ。

で示す単位プロセッサ９のシリアルリンク番号０゜１が
各々スイッチ１０のチャネルｃｈｏ及びＣｈｉに接続さ
れ、Ｐｌで示す単位プロセッサ９のシリアルリンク番号
Ｏ〜１が各々チャネルＣｈ２及びＣｈ３に接続され、Ｐ
２で示す単位プロセッサ９のシリアルリンク番号Ｏ〜２
が各々チャネルｃｈ４〜Ｃｈ６に接続されていることを
表している。

次にホストプロセッサ２は、別に作成された並列処理プ
ログラムからプロセッサネットワークの構成情報を抽出
する（第３図のステップ１０２）　。

このネットワークの構成情報は第５図に示す様に個々の
単位プロセッサについて、例えばプログラム中で特定さ
れた論理プロセッサ番号１に相当する単位プロセッサで
は、プロセス１が実行され。

他の単位プロセッサとは論理チャネルＬＣｈＯ〜ＬＣｈ
２を介して接続されることが定義され、実行されるプロ
セスと単位プロセッサ間で１：１で接続されるチャネル
に付いての情報を含んだ論理テーブル５０として抽出さ
れる。

更にホストプロセッサ２は、ステップ１０２にて抽出し
たネットワークが単位プロセッサ構成情報（論理テーブ
ル５０）と、ステップ１０１にて得られた構成情報（実
テーブル４０）の情報とを比較し。

前記並列処理プログラムが必要な単位プロセッサ総数及
びシアルリンク数が、実システムのものを越えないか否
か判定する（第３図のステップ１０３）。

このとき並列処理プログラムの必要な単位プロセッサ数
及びシアルリンク数が実システムのものを越える場合、
現システムの変更もしくは並列処理プログラム自体の変
更が必要なため、エラー表示を行って処理を終了する（
第３図のステップこれに対して並列処理プログラムが実
システムの単位プロセッサ数及びシアルリンク数を越え
ない場合、ホストプロセッサ２は実テーブル４０及び論
理テーブル５０により実システムの単位プロセッサ及び
チャネルに対応したプロセッサ間の接続構成情報を作成
する。

この接続構成情報は第６図の接続情報テーブル６０に示
す如く、現システムに存在する実プロセッサに対してホ
ストプロセッサがプロセッサ番号を設定し、各々のプロ
セッサの物理的なチャネル（ＣｈＯｌ、２・・・）間の
接続に付いて規定し、プログラムにより抽出した論理的
プロセッサ番号との対比を行ったものである０例えば第
６図の例では論理プロセッサＯには実プロセッサＰｉ、
Ｏ（入出カプロセッサ５に相当）が対応し、論理プロセ
ッサＯのシリアルリンク番号Ｏには実プロセッサＰ２（
論理プロセッサ１）のシリアルリンク番号０が接続され
ると言う様な情報が含まれる。尚。

第６図中の各チャネル内の左側の番号が「実プロセッサ
番号６２」を示し、右側の番号が「シリアルリフ６１」
　を表している。

次にホストプロセッサ２は、前記第６図のテーブル６０
の構成情報と先のシステムチエツクで得られた第４図の
実テーブル４０との対比により、スイッチ１０の設定デ
ータを第７図の様に作成する。第７図において実行プロ
セスＯと実プロセス１との間に定義された論理チャネル
ＬＣｈＯを設定する為には、第５図及び第６図により実
行プロセス０を実行する論理プロセッサ番号０に対応す
る実プロセッサがＰｉＯであり、また実行プロセス１を
実行する論理プロセッサ番号１と対応する実プロセッサ
がＰ２であることがら実プロセッサＰｉＯのシリアルリ
ンクの０番と実プロセッサＰ２のシリアルリンクの０番
を接続することで実現できる。

実プロセッサＰｉＯのシリアルリンクの０番は第４図の
実テーブル４０によりスイッチ１ｏのチャネルＣｈ３１
に接続されており、同様に実プロセッサＰ２のシリアル
リンクの０番はチャネルＣｈ４に接続されている。従っ
て論理チャネルＬＣｈＯの設定はスイッチ１０のチャネ
ルＣｈ３１とＣｈ４と接続することで実現できる。尚、
第７図の符号７ｏは設定データテーブルを示し、符号７
１はスイッチ１ｏのチャネル番号、符号７２は実行プロ
セス番号、符号７３は論理チャネル番号を示す。

更にホストプロセッサ２は、前記スイッチ１ｏの設定デ
ータをスイッチ設定用プロセッサ６に送出し、該プロセ
ッサ６によりスイッチ１０の各チャネル間の接続を設定
する（第３図のステップｔＯＳ）　。

このスイッチ１０の設定により複数の単位プロセッサ９
は、論理的に第８図に示す様な複数プロセッサ８２を入
出カプロセッサ８１を介して多段に構成したネットワー
クと同様に接続される。

従ってホストプロセッサ２がこの後に処理する並列プロ
グラムをＲＡＭ３から読みだしてパラレルバス１．入出
力用プロセッサ５及びシリアルリンク８を介して並列処
理プロセッサ７に供給することにより、該並列処理プロ
セッサ７がスイッチ１０の設定チャネルを通じて各単位
プログラム９にダウンロードされ、並列処理が実行され
る（第３図のステップ１０７）　。

並列処理結果は前述と逆方向にシリアルリンク８〜パラ
レルバス１を介してＲＡＭ３に格納され処理が終了する
。

以上述べた如く本実施例による並列処理装置は、複数の
嘆位プロセッサとシリアルリンクを介して接続され且つ
単位プロセッサ間の接続状態を任意に設定するスイッチ
と、該スイッチの前記接続状態の設定を指示するスイッ
チ制御用プロセッサと、前記並列処理プログラムをスイ
ッチを介して複数の翳位プロセッサに選択的に供給する
ホストプロセッサとを設け、前記ホストプロセッサが、
並列処理プログラム実行前に実装置及び処理プログラム
の必要とする単位プロセッサ及びシリアルリンクを検出
し、スイッチが単位プロセッサ間の接続状態を切り替え
ることにより、並列処理プログラムに応じて単位プロセ
ッサ間の接続を自己設定することができる。

［発明の効果コ 以上述べた如く本発明による並列処理装置は。

複数の単位プロセッサを接続状態を可変なスイッチを介
してホストプロセッサに接続し、このスイッチを処理プ
ログラムに応じて接続状態を切り替えることにより、任
意の処理プログラムを並列処理する事が出来る。

【図面の簡単な説明】

第１図は本発明による並列処理装置の一実施例の全体構
成を示す図、第２図は本実施例に好適な複数プロセッサ
及びスイッチを説明するための図。 第３図は第１図に示した処理装置の全体動作を示すフロ
ーチャート図、第４図は実システムによるスイッチ接続
構成である実テーブルを示す図、第５図は並列処理プロ
グラムによる単位プロセッサ対応の実行プロセス及び接
続チャネルを定義する論理テーブルを示す図、第６図は
実プロセッサと対比させた論理プロセッサのチャネル間
の接続情報である接続情報テーブルを示す図、第７図は
スイッチの設定データテーブルを示す図、第８図は複数
のプロセッサネットワークの接続状態を説明するための
図である。 １：パラレルバス、２：ホストプロセッサ、３：　ＲＡ
Ｍ、４　：　ＲＯＭ、５：入出カプロセッサ。 ６：スイッチ設定用プロセッサ、７：並列処理ユニット
、８ニジリアルリンク、９：単位プロセッサ、１０：ス
イッチ、２０ニジリアルリンク、４０：実テーブル、５
０：論理テーブル、６０：接続情報テーブル、７０：設
定データテーブル。 第１図 箇 図 築 芯　５　つ 第 図 第 図 ６１ンリアルソン川１− 第 閃 ８２琳瞳アロセッサ

Claims (1)

【特許請求の範囲】
1. 複数の単位プロセッサをシリアルリンクを介して相互に
   結合し、ホストプロセッサから与えられる並列処理プロ
   グラムを前記複数の単位プロセッサが並列処理する並列
   処理装置であって、複数の単位プロセッサとシリアルリ
   ンクを介して接続され且つ単位プロセッサ間の接続状態
   を任意に設定するスイッチと、該スイッチの前記接続状
   態の設定を指示するスイッチ制御用プロセッサと、前記
   並列処理プログラムをスイッチを介して複数の単位プロ
   セッサに選択的に供給するホストプロセッサとを備え、
   該ホストプロセッサが、前記複数の単位プロセッサ数及
   びシリアルリンク数を検出する第１のステップと、前記
   並列処理プログラム対応の使用プロセッサ数及びシリア
   ルリンク数及び結合状態を検出する第２のステップと、
   該第２のステップで検出された並列処理プログラム対応
   の使用プロセッサ数及びシリアルリンク数が第１のステ
   ップで検出された数を越えるか否か検出する第３のステ
   ップと、該第３のステップで第２のステップで検出され
   た数が第１のステップ検出された数を越えないことを検
   出した場合、第１及び第２のステップで検出された数を
   もとに実プロセッサ間の接続情報を演算する第４のステ
   ップと、該第４のステップで演算された接続情報をもと
   にスイッチの接続状態をスイッチ制御用プロセッサによ
   り変更する第５のステップとを実行することを特徴とす
   る並列処理装置。