JPH02249251A - 埋め込みチャネルの物性特性測定法 - Google Patents
埋め込みチャネルの物性特性測定法Info
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- JPH02249251A JPH02249251A JP1069296A JP6929689A JPH02249251A JP H02249251 A JPH02249251 A JP H02249251A JP 1069296 A JP1069296 A JP 1069296A JP 6929689 A JP6929689 A JP 6929689A JP H02249251 A JPH02249251 A JP H02249251A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板の表面下に形成された埋め込み
チャネルのチャネルポテンシャル及び表面ポテンシャル
や半導体基板中の発生電流、基板表面の発生電流等を測
定する埋め込みチャネルの物性特性測定法に関する。
チャネルのチャネルポテンシャル及び表面ポテンシャル
や半導体基板中の発生電流、基板表面の発生電流等を測
定する埋め込みチャネルの物性特性測定法に関する。
第５図に埋め込みチャネルＭＯＳトランジスタを構成す
る半導体装！（１０）の構造を示す、ｐ型半導体基板（
１）の表面下にｎ−層からなる埋め込みチャネル（２）
が形成され、この埋め込みチャネル（２）の両端部にそ
れぞれｎ十層からなるコンタクト部（３）及び（４）が
形成されている。また、埋め込みチャネル（２）の上部
は絶縁１１！Ｋ（５）により被覆されており、この絶縁
膜（５）の上にゲート電極（６）が形成されている。こ
のＭＯＳ）ランジスタは、各コンタクト部（３）及び〈
４）にそれぞれ接続されたソース端子（７）及びドレイ
ン端子（８）を共通にしてこれらに逆バイアス電圧ＶＲ
を印加することにより、ゲートコントロールダイオード
構造となる。このようなゲートコントロールダイオード
構造の半導体装置（１０）を用いて、埋め込みチャネル
（２）の特性測定を行う従来の測定システムのブロック
図を第６Ａ図及び第６Ｂ図に示す。
る半導体装！（１０）の構造を示す、ｐ型半導体基板（
１）の表面下にｎ−層からなる埋め込みチャネル（２）
が形成され、この埋め込みチャネル（２）の両端部にそ
れぞれｎ十層からなるコンタクト部（３）及び（４）が
形成されている。また、埋め込みチャネル（２）の上部
は絶縁１１！Ｋ（５）により被覆されており、この絶縁
膜（５）の上にゲート電極（６）が形成されている。こ
のＭＯＳ）ランジスタは、各コンタクト部（３）及び〈
４）にそれぞれ接続されたソース端子（７）及びドレイ
ン端子（８）を共通にしてこれらに逆バイアス電圧ＶＲ
を印加することにより、ゲートコントロールダイオード
構造となる。このようなゲートコントロールダイオード
構造の半導体装置（１０）を用いて、埋め込みチャネル
（２）の特性測定を行う従来の測定システムのブロック
図を第６Ａ図及び第６Ｂ図に示す。
第６Ａ図のシステムは半導体基板（１）中の発生電流及
び表面の発生電流を測定するためのものであり、微少電
流測定装！（１１）とＣＰＵ（１２）とから構成されて
いる。一方、第６Ｂ［］のシステムは埋め込みチャネル
（２）のポテンシャル及び不純物濃度分布等を測定する
ためのものであり、低周波ＣＶ測定装置（１３）、電源
（１４）及びＣＰＵ（１５）から構成されている。
び表面の発生電流を測定するためのものであり、微少電
流測定装！（１１）とＣＰＵ（１２）とから構成されて
いる。一方、第６Ｂ［］のシステムは埋め込みチャネル
（２）のポテンシャル及び不純物濃度分布等を測定する
ためのものであり、低周波ＣＶ測定装置（１３）、電源
（１４）及びＣＰＵ（１５）から構成されている。
まず、第６Ａ図のシステムの微少電流測定装置（１１）
により、第５図の半導体装置（１０）の各コンタクＩ・
部（３）及び（４）に逆バイアス電圧ｖＲを印加した状
憩で、ゲー１−？ＨＭ（６）に印加するゲート電圧ＶＱ
をｈｉ）引して逆バイアス電流ＩＲの変化を測定すると
、第７Ａ図のような結果が得られる。
により、第５図の半導体装置（１０）の各コンタクＩ・
部（３）及び（４）に逆バイアス電圧ｖＲを印加した状
憩で、ゲー１−？ＨＭ（６）に印加するゲート電圧ＶＱ
をｈｉ）引して逆バイアス電流ＩＲの変化を測定すると
、第７Ａ図のような結果が得られる。
＾、Ｓ、Ｇｒｏｖｃ ａｎｄ Ｄ、Ｊ、ＦｉｔｚＢｃｒ
ａｌｄ： ５ｏｌｉｄ−ＳＬＥｌｅｃｔｒｏｎ ｖｏ
ｌ、９．１９６６、 ｐｐ７８３−８０６に示されてい
るように、この第７Ａ図の結果から、半導体基板（１）
中の発生電流Ｉ ｇｅｎ、ＨＪ及び半導体基板（１）表
面の発生電流Ｉ ｇｅｎ、ｓを知ることができる。
ａｌｄ： ５ｏｌｉｄ−ＳＬＥｌｅｃｔｒｏｎ ｖｏ
ｌ、９．１９６６、 ｐｐ７８３−８０６に示されてい
るように、この第７Ａ図の結果から、半導体基板（１）
中の発生電流Ｉ ｇｅｎ、ＨＪ及び半導体基板（１）表
面の発生電流Ｉ ｇｅｎ、ｓを知ることができる。
一方、第６Ｂ図のシステムの電源（１４）により第５図
の半導体装置（１０）の各コンタクト部（３）及び（４
）に逆バイアス電圧ｖＲを印加すると共に低周波ＣＶ測
定装置く１３）からゲート電極（６）に低周波のゲート
電圧ＶＱを印加することにより低周波Ｃ■特性を測定す
れば、第７Ｂ図のような結果が得られる。尚、第７Ｂ図
において、ＣＯＸは絶縁膜（５）の容量を示している。
の半導体装置（１０）の各コンタクト部（３）及び（４
）に逆バイアス電圧ｖＲを印加すると共に低周波ＣＶ測
定装置く１３）からゲート電極（６）に低周波のゲート
電圧ＶＱを印加することにより低周波Ｃ■特性を測定す
れば、第７Ｂ図のような結果が得られる。尚、第７Ｂ図
において、ＣＯＸは絶縁膜（５）の容量を示している。
＾、Ｍ、Ｍｏｈｓｅｎ ａｎｄ Ｆ。
Ｊ、Ｍｏｒｒｉｓ： ５ｏｌｉｄ−Ｓｔ、ＥｌｅｃＬ
ｒｏｎ、ｖｏｌ、１８，１９７５ｐｐ４０７−４１６に
よれば、第７Ｂ図の結果から第８図に示されるような埋
め込みチャネルのポテンシャル分布図におけるチャネル
ポテンシャルナ０８１表面ポテンシャルφｓ、表面から
チャネル位置までの深さＸＣＨを算出することができる
。さらに、第７Ｂ図において、ゲート電圧ＶＱがＶＲ＋
ＶＦＢからバンチスルー電圧ＶＰＴまでの空乏層領域の
低周波Ｃ■特性を用いれば、表面からチャネル位置深さ
ｘｃＨまでの不純物濃度分布を求めることができる。た
だし、ＶＰＢはフラットバンド電圧を示す。
ｒｏｎ、ｖｏｌ、１８，１９７５ｐｐ４０７−４１６に
よれば、第７Ｂ図の結果から第８図に示されるような埋
め込みチャネルのポテンシャル分布図におけるチャネル
ポテンシャルナ０８１表面ポテンシャルφｓ、表面から
チャネル位置までの深さＸＣＨを算出することができる
。さらに、第７Ｂ図において、ゲート電圧ＶＱがＶＲ＋
ＶＦＢからバンチスルー電圧ＶＰＴまでの空乏層領域の
低周波Ｃ■特性を用いれば、表面からチャネル位置深さ
ｘｃＨまでの不純物濃度分布を求めることができる。た
だし、ＶＰＢはフラットバンド電圧を示す。
ここで、上述した＾、Ｍ、Ｎｏｈｓｅｎ ａｎｄ Ｆ、
Ｊ、Ｍｏｒｒｉｓの方法によりチャネルポテンシャルφ
ＣＨ及び表面ポテンシャルφｓを求める計算法を第９図
のフローチャートを参照して説明する。まず、ステップ
９１で、第６Ｂ図の測定システムにより得られた第７Ｂ
図のような測定結果を、ＣＰＵ（１５）に接続されたＣ
ＲＴ（図示せず）上に表示する０次に、ステップ９２で
バンチスルー電圧ＶＰＴを入力する。
Ｊ、Ｍｏｒｒｉｓの方法によりチャネルポテンシャルφ
ＣＨ及び表面ポテンシャルφｓを求める計算法を第９図
のフローチャートを参照して説明する。まず、ステップ
９１で、第６Ｂ図の測定システムにより得られた第７Ｂ
図のような測定結果を、ＣＰＵ（１５）に接続されたＣ
ＲＴ（図示せず）上に表示する０次に、ステップ９２で
バンチスルー電圧ＶＰＴを入力する。
さらに、ステップ９３で、次の［１］式に基づいてチャ
ネルポテンシャルφＣＨを算出する。
ネルポテンシャルφＣＨを算出する。
φＣＨ−ＶＲ−Ｖｂｉ −［１］
ただし、Ｖｂｉは埋め込みチャネル（２）とコンタクト
部（３）あるいは（４）のビルトインポテンシャルを示
している。
部（３）あるいは（４）のビルトインポテンシャルを示
している。
その後、ステップ９４で表面ポテンシャルφｓを求める
。この表面ポテンシャルφｓは第７Ｂ図の斜線部Ａの面
積ＳＡにより表され、次の［２］式に基づいて算出され
る。
。この表面ポテンシャルφｓは第７Ｂ図の斜線部Ａの面
積ＳＡにより表され、次の［２］式に基づいて算出され
る。
φ５＝ｓＡ＝ ｌ”” （１−Ｃ／Ｃ０Ｘ）ｄＶＱ
・・・［２］ｖｌ工 ただし、Ｖ ＩＮＶは反転側の電圧を示している。
・・・［２］ｖｌ工 ただし、Ｖ ＩＮＶは反転側の電圧を示している。
以」二のようにして埋め込みチャネル（２）の各特性を
求めることができるが、従来は第６Ａ図及び第６Ｂ図に
示すように、半導体基板（１）中の発生電流Ｉ ｇｅｎ
、Ｈ４，１及び半導体基板（１）表面の発生電流Ｉｇｅ
ｎ、ｓを測定する測定システムと、チャネルポテンシャ
ルφＯＨ５表面ポテンシャルφｓ、表面からチャネル位
置までの深さＸＣＨ及び不純物濃度分布を測定する測定
システムの構成が互いに異なっていた。このため、これ
らの各特性を一度に測定することができず、各システム
により別々に測定を行う必要があった。従って、システ
ム全体が複雑になると共に評価に時間と手間がかかると
いう問題があった。
求めることができるが、従来は第６Ａ図及び第６Ｂ図に
示すように、半導体基板（１）中の発生電流Ｉ ｇｅｎ
、Ｈ４，１及び半導体基板（１）表面の発生電流Ｉｇｅ
ｎ、ｓを測定する測定システムと、チャネルポテンシャ
ルφＯＨ５表面ポテンシャルφｓ、表面からチャネル位
置までの深さＸＣＨ及び不純物濃度分布を測定する測定
システムの構成が互いに異なっていた。このため、これ
らの各特性を一度に測定することができず、各システム
により別々に測定を行う必要があった。従って、システ
ム全体が複雑になると共に評価に時間と手間がかかると
いう問題があった。
このような問題点を解消するために第６Ａ図のシステム
と第６Ｂ図のシステムとを組み合わせて一度に各特性の
測定を行おうとすると、低周波Ｃ■測定装置（１３）に
おける低周波電圧の振動によって微少電流測定装置（１
１）で測定される微少な逆バイアス電流ＩＨに雑音が重
畳してしまい、発生電流を正確に測定することが困難に
なるという問題が生ずる。
と第６Ｂ図のシステムとを組み合わせて一度に各特性の
測定を行おうとすると、低周波Ｃ■測定装置（１３）に
おける低周波電圧の振動によって微少電流測定装置（１
１）で測定される微少な逆バイアス電流ＩＨに雑音が重
畳してしまい、発生電流を正確に測定することが困難に
なるという問題が生ずる。
また、完全空乏時にはコンタクト部（３）及び（４）の
空乏層が埋め込みチャネル（２）の空乏層と接触するた
めに、ＣＶ特性を測定すると、一般に例えば第１０図の
斜線部りに示されるような埋め込みチャネル周辺部の容
量の影響が特性曲線に現れてしまう、このため、低周波
Ｃ■測定装置（１３）により測定されたＣ■特性曲線を
用いて上記の［２］式に基づいて表面ポテンシャルφｓ
を算出すると、第１０図の斜線部りの面積の分だけ誤差
を生じ、正確なポテンシャル測定が困難になるという問
題もあった。
空乏層が埋め込みチャネル（２）の空乏層と接触するた
めに、ＣＶ特性を測定すると、一般に例えば第１０図の
斜線部りに示されるような埋め込みチャネル周辺部の容
量の影響が特性曲線に現れてしまう、このため、低周波
Ｃ■測定装置（１３）により測定されたＣ■特性曲線を
用いて上記の［２］式に基づいて表面ポテンシャルφｓ
を算出すると、第１０図の斜線部りの面積の分だけ誤差
を生じ、正確なポテンシャル測定が困難になるという問
題もあった。
この発明はこのような問題点を解消するためになされた
もので、埋め込みチャネルの各特性を正確に且つ容易に
測定することができる埋め込みチャネルの物性特性測定
法を提供することを目的とする。
もので、埋め込みチャネルの各特性を正確に且つ容易に
測定することができる埋め込みチャネルの物性特性測定
法を提供することを目的とする。
この発明に係る埋め込みチャネルの物性特性測定法は、
第１導電型の半導体基板の表面下に形成されると共にそ
の上部に絶縁膜を介してゲート電極が形成され且つ第１
導電型とは異なる第２導電型の埋め込みチャネルの物性
特性を測定する方法であって、ゲート電極にゲート電圧
を印加すると共にこのゲート電圧をランプ法により変化
させ、このときの埋め込みチャネルの空乏層内から発生
した電流及びゲート電極を流れる電流を測定し、測定さ
れた各電流から埋め込みチャネルの物性特性を求める方
法である。
第１導電型の半導体基板の表面下に形成されると共にそ
の上部に絶縁膜を介してゲート電極が形成され且つ第１
導電型とは異なる第２導電型の埋め込みチャネルの物性
特性を測定する方法であって、ゲート電極にゲート電圧
を印加すると共にこのゲート電圧をランプ法により変化
させ、このときの埋め込みチャネルの空乏層内から発生
した電流及びゲート電極を流れる電流を測定し、測定さ
れた各電流から埋め込みチャネルの物性特性を求める方
法である。
〔作用〕
この発明においては、ゲート電圧をランプ法により変化
させて、埋め込みチャネルの空乏層内から発生した電流
及びグーｌ−電極を流れる電流を測定する。
させて、埋め込みチャネルの空乏層内から発生した電流
及びグーｌ−電極を流れる電流を測定する。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図は本発明の埋め込みチャネルの物性特性測定法を
実施するための測定システムの構成例を示すブロック図
である。ＣＰＵ（１６）に微少電流／準静的Ｃ■測定装
置（以下、測定装置と称する）く１７）が接続されてい
る。この測定装置（１７）としては例えば、ヒユーレッ
ト・バラカート社のＩＩＰ４１４０Ｂ型微少電流／準静
的Ｃ■測定装置を用いることができる。）ＩＩＩ定装置
（１７）に、第５図に示したような半導体装置（１０）
が接続されている。第１図において測定装置Ｆ（１７）
と半導体装置（１０）とを接続する３本の接続線り９、
Ｌ２及びり、は、それぞれ第５図における逆バイアス電
圧ｖＲ供給線Ｌ１、ゲート電圧ＶＱ供給線Ｌ２及び接地
線り。
実施するための測定システムの構成例を示すブロック図
である。ＣＰＵ（１６）に微少電流／準静的Ｃ■測定装
置（以下、測定装置と称する）く１７）が接続されてい
る。この測定装置（１７）としては例えば、ヒユーレッ
ト・バラカート社のＩＩＰ４１４０Ｂ型微少電流／準静
的Ｃ■測定装置を用いることができる。）ＩＩＩ定装置
（１７）に、第５図に示したような半導体装置（１０）
が接続されている。第１図において測定装置Ｆ（１７）
と半導体装置（１０）とを接続する３本の接続線り９、
Ｌ２及びり、は、それぞれ第５図における逆バイアス電
圧ｖＲ供給線Ｌ１、ゲート電圧ＶＱ供給線Ｌ２及び接地
線り。
を示している。また、ＣＰＵ（１６）には図示しないＣ
ＲＴが接続されている。
ＲＴが接続されている。
次に、このような測定システムにより半導体装！（１０
）の埋め込みチャネル（２）の物性特性を測定する方法
を説明する。まず、測定装置（１７）は、供給線り、を
介して半導体装置（１０）のコンタクト部（３）及び（
４）に所定の逆バイアス電圧■Ｒを印加する一方、供給
線Ｌ２を介してゲート電極（６）にデーｌ−電圧ＶＱを
印加する。このゲート電圧ｖｑは、ランプ法により一定
の時間的変化率ΔＶＱ／ΔＬ″′Ｃ′掃引される。この
とき、埋め込みチャネル（２）の空乏層内から発生した
電流が逆バイアス電流ＩＲとしてソース端子（７）及び
ドレイン端子（８）に流れ、供給線Ｌ１を介して測定装
置（１７）で測定される。これと同時に、ゲートを極（
６）を流れるゲート電流ＩＱが供給線Ｌ２を介して測定
装置（１７）で測定される。
）の埋め込みチャネル（２）の物性特性を測定する方法
を説明する。まず、測定装置（１７）は、供給線り、を
介して半導体装置（１０）のコンタクト部（３）及び（
４）に所定の逆バイアス電圧■Ｒを印加する一方、供給
線Ｌ２を介してゲート電極（６）にデーｌ−電圧ＶＱを
印加する。このゲート電圧ｖｑは、ランプ法により一定
の時間的変化率ΔＶＱ／ΔＬ″′Ｃ′掃引される。この
とき、埋め込みチャネル（２）の空乏層内から発生した
電流が逆バイアス電流ＩＲとしてソース端子（７）及び
ドレイン端子（８）に流れ、供給線Ｌ１を介して測定装
置（１７）で測定される。これと同時に、ゲートを極（
６）を流れるゲート電流ＩＱが供給線Ｌ２を介して測定
装置（１７）で測定される。
ＣＰＵ（１６）は、測定装置（１７）で測定された逆バ
イアス電流ＩＲから、第２Ａ図に示すようなＩＲ−ＶＱ
特性を求め、これを図示しないＣＲＴに表示する。また
、ＣＰＵ（１６）は、測定装置（１７）で測定されたゲ
ート電流ＩＱがら、次式［３〕に基づいて埋め込みチャ
ネル（２）の準静的容ＪＩＣを算出し、第２Ｂ図に示す
ような準静的Ｃ■特性を求めてこれを図示しないＣＲＴ
に表示する。
イアス電流ＩＲから、第２Ａ図に示すようなＩＲ−ＶＱ
特性を求め、これを図示しないＣＲＴに表示する。また
、ＣＰＵ（１６）は、測定装置（１７）で測定されたゲ
ート電流ＩＱがら、次式［３〕に基づいて埋め込みチャ
ネル（２）の準静的容ＪＩＣを算出し、第２Ｂ図に示す
ような準静的Ｃ■特性を求めてこれを図示しないＣＲＴ
に表示する。
Ｃ＝Ｉｑ／（ΔＶａ／Δｔ）・・・［３］その後、ＣＰ
Ｕ（１６）は、第７Ａ図の場合と同様にして第２Ａ図の
ＩＲ−ＶＱ特性から、半導体基板（１）中の発生電流Ｉ
ｇｅｎ、１４．）及び半導体基板（１）表面の発生電
流Ｉ Ｈｅｎ、ｓを求めてこれらを出力する一方、第２
Ｂ図の準静的Ｃ■特性から、チャネルポテンシャルφＣ
Ｈ１表面ポテンシャルφｓ、表面からチャネル位置まで
の深さＸＣＨ及び不純物濃度分布を求め、これらを出力
する。
Ｕ（１６）は、第７Ａ図の場合と同様にして第２Ａ図の
ＩＲ−ＶＱ特性から、半導体基板（１）中の発生電流Ｉ
ｇｅｎ、１４．）及び半導体基板（１）表面の発生電
流Ｉ Ｈｅｎ、ｓを求めてこれらを出力する一方、第２
Ｂ図の準静的Ｃ■特性から、チャネルポテンシャルφＣ
Ｈ１表面ポテンシャルφｓ、表面からチャネル位置まで
の深さＸＣＨ及び不純物濃度分布を求め、これらを出力
する。
ここで、この実施例において実施したチャネルポテンシ
ャルφＣＨ及び表面ポテンシャルφｓの算出法を第３図
のフローチャートを参照して説明する。まず、ステップ
３１でＣＰＵ（１６）により第２Ｂ図のような準静的Ｃ
■特性が図示しないＣＲＴ上に表示された後、ステップ
３２でバンチスルー電圧■ＰＴが入力される。さらに、
ステップ３３で、上述した［１１式に基づいてチャネル
ポテンシャルφＣＨが算出される。
ャルφＣＨ及び表面ポテンシャルφｓの算出法を第３図
のフローチャートを参照して説明する。まず、ステップ
３１でＣＰＵ（１６）により第２Ｂ図のような準静的Ｃ
■特性が図示しないＣＲＴ上に表示された後、ステップ
３２でバンチスルー電圧■ＰＴが入力される。さらに、
ステップ３３で、上述した［１１式に基づいてチャネル
ポテンシャルφＣＨが算出される。
その後、ステップ３４で表面ポテンシャルφｓが求めら
れる。この表面ポテンシャルφｓは第４Ａ図の斜線部Ａ
の面精ＳＡにより表されるが、完全空乏時には半導体装
１（ｉｏ＞のコンタクト部（３）及び（４）の空乏層が
埋め込みチャネル（２）の空乏層と接触するために、準
静的Ｃ■特性においても、第１０図の斜線部りと同様に
埋め込みチャネル周辺部の容量の影響が特性曲線に現れ
ている。
れる。この表面ポテンシャルφｓは第４Ａ図の斜線部Ａ
の面精ＳＡにより表されるが、完全空乏時には半導体装
１（ｉｏ＞のコンタクト部（３）及び（４）の空乏層が
埋め込みチャネル（２）の空乏層と接触するために、準
静的Ｃ■特性においても、第１０図の斜線部りと同様に
埋め込みチャネル周辺部の容量の影響が特性曲線に現れ
ている。
このため、上述した［２〕式に基づいて積分法により第
４Ａ図の斜線部Ａの面積ｓＡを算出すると、正確な表面
ポテンシャルφｓを求めることができない。
４Ａ図の斜線部Ａの面積ｓＡを算出すると、正確な表面
ポテンシャルφｓを求めることができない。
そこで、この実施例では以下のようにして表面ポテンシ
ャルφｓを算出する。まず、チャネルポテンシャルφＣ
Ｈは、準静的Ｃ■特性図においては第４Ｂ図の斜線部Ｂ
の面積ｓＢで表されるが、この面ｆｆｆｓＢを算出する
と、完全空乏時の誤差が含まれてしまう、これに対して
、［１〕式によりチャネルポテンシャルφＣＨを求める
と、完全空乏状態の容量の測定値を用いないので、正確
な値が得られる。従って、［１１式により求められたチ
ャネルポテンシャルφＣＨから第４Ａ図の斜線部Ｃの面
積Ｓｏを差し引くことによって、完全空乏状態の容量の
測定値を用いずに正確に表面ポテンシャルφｓを算出す
ることができる。すなわち、次の［４１式に基づいて計
算する。
ャルφｓを算出する。まず、チャネルポテンシャルφＣ
Ｈは、準静的Ｃ■特性図においては第４Ｂ図の斜線部Ｂ
の面積ｓＢで表されるが、この面ｆｆｆｓＢを算出する
と、完全空乏時の誤差が含まれてしまう、これに対して
、［１〕式によりチャネルポテンシャルφＣＨを求める
と、完全空乏状態の容量の測定値を用いないので、正確
な値が得られる。従って、［１１式により求められたチ
ャネルポテンシャルφＣＨから第４Ａ図の斜線部Ｃの面
積Ｓｏを差し引くことによって、完全空乏状態の容量の
測定値を用いずに正確に表面ポテンシャルφｓを算出す
ることができる。すなわち、次の［４１式に基づいて計
算する。
φｓ−φＣＨ−Ｓ Ｃ
＝（ＶＲ−Ｖｂｉ） ＜”’（Ｉ Ｃ／Ｃ０Ｘ）ｄＶ
Ｑ・・・［４］ 以上のように、準静的Ｃ■特性測定を行うと共に上記の
［４〕式によって表面ポテンシャルφｓを算出すること
により、ゲート電圧ＶＱの一回の掃引で埋め込みチャネ
ルの物性特性が正確に測定される。
Ｑ・・・［４］ 以上のように、準静的Ｃ■特性測定を行うと共に上記の
［４〕式によって表面ポテンシャルφｓを算出すること
により、ゲート電圧ＶＱの一回の掃引で埋め込みチャネ
ルの物性特性が正確に測定される。
以上説明したように、この発明においては、ゲート電極
にゲート電圧を印加すると共にこのグーｌ−電圧をラン
プ法により変化させ、このときの埋め込みチャネルの空
乏層内から発生した電流及びゲートＴＬ極を流れる電流
を測定し、測定された各電流から埋め込みチャネルの物
性特性を求めるので、埋め込みチャネルの各特性を正確
に且つ容易に測定することができる。
にゲート電圧を印加すると共にこのグーｌ−電圧をラン
プ法により変化させ、このときの埋め込みチャネルの空
乏層内から発生した電流及びゲートＴＬ極を流れる電流
を測定し、測定された各電流から埋め込みチャネルの物
性特性を求めるので、埋め込みチャネルの各特性を正確
に且つ容易に測定することができる。
【図面の簡単な説明】
第１図は本発明の埋め込みチャネルの物性特性測定法を
実施するための測定システムの構成例を示すブロック図
、第２Ａ図及び第２Ｂ図はそれぞれ実施例で得られたＩ
Ｒ−ＶＱ特性図及び準静的Ｃｖ特性図、第３図は実施例
におけるチャネルポテンシャルφＣＨ及び表面ポテンシ
ャルφｓの算出法を示すフローチャート、第４Ａ図及び
第４Ｂ図はそれぞれ実施例における表面ポテンシャルφ
ｓの算出法を説明するための準静的ｃ■特性図、第５図
は埋め込みチャネルを有する半導体装置の断面図、第６
Ａ図及び第６Ｂ図はそれぞれ従来の測定システムのブロ
ック図、第７Ａ図及び第７Ｂ図はそれぞれ第６ＡＩＩＥ
及び第６Ｂ図のシステムにより得られたＩＲ−ＶＱ特性
図及びＣＶ特性図、第８図は埋め込みチャネルのポテン
シャル分布図、第９図は従来の方法におけるチャネルポ
テンシャルφＣＨ及び表面ポテンシャルφｓの算出法を
示すフローチャート、第１０図は従来の問題点を示すＣ
■特性図である。 なお、各図中同一符号は同一または相当部分を示す。
実施するための測定システムの構成例を示すブロック図
、第２Ａ図及び第２Ｂ図はそれぞれ実施例で得られたＩ
Ｒ−ＶＱ特性図及び準静的Ｃｖ特性図、第３図は実施例
におけるチャネルポテンシャルφＣＨ及び表面ポテンシ
ャルφｓの算出法を示すフローチャート、第４Ａ図及び
第４Ｂ図はそれぞれ実施例における表面ポテンシャルφ
ｓの算出法を説明するための準静的ｃ■特性図、第５図
は埋め込みチャネルを有する半導体装置の断面図、第６
Ａ図及び第６Ｂ図はそれぞれ従来の測定システムのブロ
ック図、第７Ａ図及び第７Ｂ図はそれぞれ第６ＡＩＩＥ
及び第６Ｂ図のシステムにより得られたＩＲ−ＶＱ特性
図及びＣＶ特性図、第８図は埋め込みチャネルのポテン
シャル分布図、第９図は従来の方法におけるチャネルポ
テンシャルφＣＨ及び表面ポテンシャルφｓの算出法を
示すフローチャート、第１０図は従来の問題点を示すＣ
■特性図である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の半導体基板の表面下に形成されると
共にその上部に絶縁膜を介してゲート電極が形成され且
つ前記第１導電型とは異なる第２導電型の埋め込みチャ
ネルの物性特性を測定する方法であって、 前記ゲート電極にゲート電圧を印加すると共に前記ゲー
ト電圧をランプ法により変化させ、このときの前記埋め
込みチャネルの空乏層内から発生した電流及び前記ゲー
ト電極を流れる電流を測定し、 前記測定された各電流から前記埋め込みチャネルの物性
特性を求める ことを特徴とする埋め込みチャネルの物性特性測定法。 - （２）前記埋め込みチャネルの表面ポテンシャルφｓが
次式に基づいて算出されることを特徴とする請求項（１
）に記載の埋め込みチャネルの物性特性測定法。 ▲数式、化学式、表等があります▼ ただし、Ｖ＿Ｒ：埋め込みチャネルに印加する逆バイア
ス電圧、Ｖｂｉ：埋め込みチャネルとそのコンタクト部
のビルトインポテンシャル、Ｖ＿Ｆ＿Ｂ：フラットバン
ド電圧、Ｖ＿Ｐ＿Ｔ：パンチスルー電圧、Ｃ：埋め込み
チャネルの容量、Ｃ＿Ｏ＿Ｘ：絶縁膜の容量、Ｖ＿Ｇ：
ゲート電圧である。
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|---|---|---|---|
| JP1069296A JP2886176B2 (ja) | 1989-03-23 | 1989-03-23 | 埋め込みチャネルの物性特性測定法 |
| US07/371,009 US5032786A (en) | 1989-03-23 | 1989-06-26 | Method of a measuring physical properties of buried channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069296A JP2886176B2 (ja) | 1989-03-23 | 1989-03-23 | 埋め込みチャネルの物性特性測定法 |
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|---|---|
| JPH02249251A true JPH02249251A (ja) | 1990-10-05 |
| JP2886176B2 JP2886176B2 (ja) | 1999-04-26 |
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ID=13398466
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069296A Expired - Fee Related JP2886176B2 (ja) | 1989-03-23 | 1989-03-23 | 埋め込みチャネルの物性特性測定法 |
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| US5383194A (en) * | 1992-11-06 | 1995-01-17 | University Of Texas System Board Of Regents | Integrated logic circuit including impedance fault detection |
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| US5520769A (en) * | 1994-12-07 | 1996-05-28 | Advanced Micro Devices, Inc. | Method for measuring concentration of dopant within a semiconductor substrate |
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| US6271539B1 (en) | 1997-10-14 | 2001-08-07 | American Microsystems, Inc. | Electrical diagnostic technique for silicon plasma-etch induced damage characterization |
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| US6991948B2 (en) * | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
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| US3748579A (en) * | 1971-11-12 | 1973-07-24 | Bell Telephone Labor Inc | Method for determining concentration profiles of deep levels on both sides of a p-n junction |
| US3995216A (en) * | 1975-04-28 | 1976-11-30 | International Business Machines Corporation | Technique for measuring surface states in metal-insulator-semiconductor structures |
| US4323842A (en) * | 1980-02-19 | 1982-04-06 | The United States Of America As Represented By The Secretary Of The Army | Method and apparatus for electrically testing radiation susceptibility of MOS gate devices |
| US4325025A (en) * | 1980-05-22 | 1982-04-13 | International Business Machines Corporation | Automated channel doping measuring circuit |
| US4382229A (en) * | 1980-11-28 | 1983-05-03 | International Business Machines Corporation | Channel hot electron monitor |
| US4453127A (en) * | 1982-06-09 | 1984-06-05 | International Business Machines Corporation | Determination of true electrical channel length of surface FET |
| US4542340A (en) * | 1982-12-30 | 1985-09-17 | Ibm Corporation | Testing method and structure for leakage current characterization in the manufacture of dynamic RAM cells |
| US4621233A (en) * | 1984-01-13 | 1986-11-04 | Rensselaer Polytechnic Institute | Non-destructive testing of semiconductors using acoustic wave method |
| AU578389B2 (en) * | 1984-06-14 | 1988-10-20 | Sharp Kabushiki Kaisha | Rectified power supply with automatic selection of different ac input voltage levels |
| US4859938A (en) * | 1986-05-05 | 1989-08-22 | Intel Corporation | Novel technique to detect oxydonor generation in IC fabrication |
| FR2618021B1 (fr) * | 1987-07-07 | 1990-01-05 | Thomson Semiconducteurs | Structure et procede de test pour circuit integre permettant la determination des effets de surface de couches |
-
1989
- 1989-03-23 JP JP1069296A patent/JP2886176B2/ja not_active Expired - Fee Related
- 1989-06-26 US US07/371,009 patent/US5032786A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5032786A (en) | 1991-07-16 |
| JP2886176B2 (ja) | 1999-04-26 |
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