JPH02249260A - 半導体パッケージとこれを実装した回路装置 - Google Patents
半導体パッケージとこれを実装した回路装置Info
- Publication number
- JPH02249260A JPH02249260A JP1071351A JP7135189A JPH02249260A JP H02249260 A JPH02249260 A JP H02249260A JP 1071351 A JP1071351 A JP 1071351A JP 7135189 A JP7135189 A JP 7135189A JP H02249260 A JPH02249260 A JP H02249260A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- adjacent
- outer leads
- lead
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体パッケージおよび半導体パッケージを実
装して成る回路装置に係り、特に導出したアウターリー
ド（アウターリードビン）数の多い（ピッチ間隔が狭い
）半導体パッケージおよびこれを実装した回路装置に関
する。
装して成る回路装置に係り、特に導出したアウターリー
ド（アウターリードビン）数の多い（ピッチ間隔が狭い
）半導体パッケージおよびこれを実装した回路装置に関
する。
（従来の技術）
半導体パッケージは高密度実装化に伴い、小形化乃至ア
ウターリードの多ビン化が要求される傾向にある。とこ
ろで、この種の半導体パッケージはその汎用性の面から
、ＤＩＰ （デュアル・インライン・パッケージ）が−
射的であるが、パッケージサイズが大き過ぎ高密度実装
と言う点で問題がある。この点５ＩＰ（シングル・イン
ライン・パッケージ）は、高密度実装実装に適すると考
えられるが、アウターリードビンがパッケージの一つの
面に直線的に配設されるため、信号取り出し用のアウタ
ーリードビンが多くなると、パッケージサイズが大きく
なり反ってで高密度実装実装に適さなくなってくる。こ
のアウターリードの多ビン化に対応した小型パッケージ
として、ＺＩＰ（ジイグザグ・インライン−パッケージ
）が知られている。このＺＩＰの場合はアウターリード
ビンが交互に配設され導出されているため、ＳＩＰと比
較して同じサイズのパッケージで約２倍のアウターリー
ドビン数の半導体素子を内装（封止）し得る。
ウターリードの多ビン化が要求される傾向にある。とこ
ろで、この種の半導体パッケージはその汎用性の面から
、ＤＩＰ （デュアル・インライン・パッケージ）が−
射的であるが、パッケージサイズが大き過ぎ高密度実装
と言う点で問題がある。この点５ＩＰ（シングル・イン
ライン・パッケージ）は、高密度実装実装に適すると考
えられるが、アウターリードビンがパッケージの一つの
面に直線的に配設されるため、信号取り出し用のアウタ
ーリードビンが多くなると、パッケージサイズが大きく
なり反ってで高密度実装実装に適さなくなってくる。こ
のアウターリードの多ビン化に対応した小型パッケージ
として、ＺＩＰ（ジイグザグ・インライン−パッケージ
）が知られている。このＺＩＰの場合はアウターリード
ビンが交互に配設され導出されているため、ＳＩＰと比
較して同じサイズのパッケージで約２倍のアウターリー
ドビン数の半導体素子を内装（封止）し得る。
しかし、これらの半導体パッケージはいずれもビン挿入
型であるため、たとえばＩＣカードなど薄型が要求され
る電子機器乃至装置用の高密度実装回路への適用には不
向きであるばかりでなく、アウターリードビン数が１０
０を超える超多ピンＬＳＩ素子などを内装するパッケー
ジの構成には適しないと言う問題がある。こうした薄型
化などの問題に対して、ＳＭＤ（サーフエース・マウン
ト・デイバイス）が開発され、たとえばロジ・ツクデイ
バイスなど多ビンデイバイスの場合には、ＱＦＰ （フ
ォード・フラット・パッケージ）が開発されている。
型であるため、たとえばＩＣカードなど薄型が要求され
る電子機器乃至装置用の高密度実装回路への適用には不
向きであるばかりでなく、アウターリードビン数が１０
０を超える超多ピンＬＳＩ素子などを内装するパッケー
ジの構成には適しないと言う問題がある。こうした薄型
化などの問題に対して、ＳＭＤ（サーフエース・マウン
ト・デイバイス）が開発され、たとえばロジ・ツクデイ
バイスなど多ビンデイバイスの場合には、ＱＦＰ （フ
ォード・フラット・パッケージ）が開発されている。
（発明が解決しようとする課題）
しかし、上記ＳＭＤやＱＦＰの場合には、薄型実装と言
う点では成る程度の改善を達成し得るが、次のような不
都合がある。すなわち、所定の配線基板面のパッド部に
、アウターリード（ビン）をボンディングして実装する
際、アウターリードピッチに限界がある。たとえば、ロ
ジックデイバイスに代表されるようなアウターリードビ
ン数が１００を超える超多ビンＬＳＩの場合、アウター
リードビンをそれぞれ電気的に絶縁して所定のパッド部
に半田付けなどするため、アウターリードはある程度離
隔して配設、導出する必要があり、このアウターリード
ピンのピッチ間隔の限界に伴い必然的にパッケージサイ
ズの大型化を招き、小形化に限界があって高密度実装用
として十分満足しうるものとは言えない。一方、薄型化
と言う点から実装回路を見た場合、この実装回路の薄型
化はパッケージの厚さと回路基板の厚さとの和として考
慮されるため、前記ＳＭＤ構成やＱＦＰ構成でも薄型実
装に限界がある。
う点では成る程度の改善を達成し得るが、次のような不
都合がある。すなわち、所定の配線基板面のパッド部に
、アウターリード（ビン）をボンディングして実装する
際、アウターリードピッチに限界がある。たとえば、ロ
ジックデイバイスに代表されるようなアウターリードビ
ン数が１００を超える超多ビンＬＳＩの場合、アウター
リードビンをそれぞれ電気的に絶縁して所定のパッド部
に半田付けなどするため、アウターリードはある程度離
隔して配設、導出する必要があり、このアウターリード
ピンのピッチ間隔の限界に伴い必然的にパッケージサイ
ズの大型化を招き、小形化に限界があって高密度実装用
として十分満足しうるものとは言えない。一方、薄型化
と言う点から実装回路を見た場合、この実装回路の薄型
化はパッケージの厚さと回路基板の厚さとの和として考
慮されるため、前記ＳＭＤ構成やＱＦＰ構成でも薄型実
装に限界がある。
したがって、本発明は超多ビンＬＳＩなどの場合でも比
較的小型なパッケージ構成とこの構成のパッケージを実
装した実装回路とを提供することを目的とする。
較的小型なパッケージ構成とこの構成のパッケージを実
装した実装回路とを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、半導体素子を内装しかつ、互いに隣接する複
数本のアウターリードを列状に配設。
数本のアウターリードを列状に配設。
導出して成る半導体パッケージにおいて、前記互いに隣
接するアウターリードの先端側を互いに異なる面に平行
するように折り曲げ加工して成ることを特徴とし、また
実装回路基板において配線パターンの互いに隣接したパ
ッド部を異なる面にそれぞれ形設した配線基板を用い、
前記構成の半導体パッケージを、その配線基板のそれぞ
れのパッド部面に平行して対接するよう折り曲げ加工し
たアウターリード先端を電気的に接続実装して成ること
を特徴とする。
接するアウターリードの先端側を互いに異なる面に平行
するように折り曲げ加工して成ることを特徴とし、また
実装回路基板において配線パターンの互いに隣接したパ
ッド部を異なる面にそれぞれ形設した配線基板を用い、
前記構成の半導体パッケージを、その配線基板のそれぞ
れのパッド部面に平行して対接するよう折り曲げ加工し
たアウターリード先端を電気的に接続実装して成ること
を特徴とする。
（作 用）
本発明によれば、半導体パッケージの互いに隣接するア
ウターリード先端側が異なる面に平行するように折り曲
げ加工され、ピッチ間隔が広げられた形を成しているた
め、半導体パッケージ自体においては狭いピッチで列状
に配設、導出してもアウターリードのボンディングを支
障なく行い得る。つまり、互いに隣接するアウターリー
ドは、その先端部が互いに異なる平面に平行して対接す
るようにフォーミングシテあるため、実質的にはアウタ
ーリードピンピッチ叫隔は２倍以上に設定それた場合同
様になり、結果的にはパッケージサイズを１／２に小形
化したことになる。しかも前記半導体パッケージを回路
基板に搭載、実装するに当って、両面に所要のパッド部
を設けた回路基板を用いかつ、その回路基板の所定領域
を穿設し、この穿、股領域に半導体パッケージを装着し
て隣接するアウターリードビンを交互に前記両面のパッ
ド部に接続する構成を採ることにより実装回路装置の薄
型化も同時に図り得る。
ウターリード先端側が異なる面に平行するように折り曲
げ加工され、ピッチ間隔が広げられた形を成しているた
め、半導体パッケージ自体においては狭いピッチで列状
に配設、導出してもアウターリードのボンディングを支
障なく行い得る。つまり、互いに隣接するアウターリー
ドは、その先端部が互いに異なる平面に平行して対接す
るようにフォーミングシテあるため、実質的にはアウタ
ーリードピンピッチ叫隔は２倍以上に設定それた場合同
様になり、結果的にはパッケージサイズを１／２に小形
化したことになる。しかも前記半導体パッケージを回路
基板に搭載、実装するに当って、両面に所要のパッド部
を設けた回路基板を用いかつ、その回路基板の所定領域
を穿設し、この穿、股領域に半導体パッケージを装着し
て隣接するアウターリードビンを交互に前記両面のパッ
ド部に接続する構成を採ることにより実装回路装置の薄
型化も同時に図り得る。
（実施例）
以下添附図を参照して本発明の詳細な説明する。第１図
は本発明に係る半導体パッケージの一構成例の概略を平
面的に示し、また第２図は第１図のＡ−Ａ線に沿った断
面図であり、１は信号入出力信号用のアウターリード（
ビン） ２ａ、２ａ’数２００のロジックデイバイスで
ある。しかして、このロジックデイバイス１のポンディ
ングパッド部にはバンブ３が形成されており、このバン
ブ３に前記アウターリード２ａ、２ａ’と一端を接続し
たインナーリード２ｂがボンディングされ電気的に接続
されている。また、４は前記ロジックデイバイス１およ
びインナーリード２ｂの領域を全体的に封止乃至パッケ
ージングするするモールド樹脂層であり、この基本構成
自体は従来の場合と変らない。ところで本発明の場合は
、前記ロジックデイバイス１に一端が接続するインナー
リード２ｂを介してモールド樹脂層４から列状に導出さ
れたアウターリード（ビン） ２ａ、２ａ’を交互に、
つまり互いに隣接するアウターリード（ビン） ２ａ、
２ａ’を、交互に前記パッケージングしたロジックデイ
バイス１に対して先ず垂直方向に反対に曲げ、さらに先
端側を水平に同一方向へ曲げ、これら隣接するアウター
リード２ａ、２ａ“の先端側が互いに異なる平面と平行
して対接するようにフォーミングして成ることをもって
特徴づけられる。なお、前記アウターリード２ａ、２ａ
’の先端側が互いに異なる平面と平行して対接するため
の加工は、回路基板に実装する段階で行ってもよい。
は本発明に係る半導体パッケージの一構成例の概略を平
面的に示し、また第２図は第１図のＡ−Ａ線に沿った断
面図であり、１は信号入出力信号用のアウターリード（
ビン） ２ａ、２ａ’数２００のロジックデイバイスで
ある。しかして、このロジックデイバイス１のポンディ
ングパッド部にはバンブ３が形成されており、このバン
ブ３に前記アウターリード２ａ、２ａ’と一端を接続し
たインナーリード２ｂがボンディングされ電気的に接続
されている。また、４は前記ロジックデイバイス１およ
びインナーリード２ｂの領域を全体的に封止乃至パッケ
ージングするするモールド樹脂層であり、この基本構成
自体は従来の場合と変らない。ところで本発明の場合は
、前記ロジックデイバイス１に一端が接続するインナー
リード２ｂを介してモールド樹脂層４から列状に導出さ
れたアウターリード（ビン） ２ａ、２ａ’を交互に、
つまり互いに隣接するアウターリード（ビン） ２ａ、
２ａ’を、交互に前記パッケージングしたロジックデイ
バイス１に対して先ず垂直方向に反対に曲げ、さらに先
端側を水平に同一方向へ曲げ、これら隣接するアウター
リード２ａ、２ａ“の先端側が互いに異なる平面と平行
して対接するようにフォーミングして成ることをもって
特徴づけられる。なお、前記アウターリード２ａ、２ａ
’の先端側が互いに異なる平面と平行して対接するため
の加工は、回路基板に実装する段階で行ってもよい。
次に上記構成の半導体パッケージの製造乃至組み立てお
よびこの半導体パッケージを回路基板に実装する例につ
いて、第３図乃至第１Ｏ図を参照して説明する。第３図
乃至第１０図は各工程における態様を模式的にそれぞれ
示した断面図である。先ず、たとえば共晶半田をバンブ
３として所定領域に設けたサイズ５＋ｕ＋ Ｘ ５■ｍ
ｍのロジックデイバイス１を用意しく第３図）、このロ
ジックデイバイス１のバンブ３に対して、たとえばＳＯ
Ｓなどから成るリードフレームを用いＴＡＢ法によって
インナーリード２ｂをボンディングする（第４図）。こ
うしてインナーリード２ｂをボンディングしたロジック
デイバイス１を所定の金型に収納し、たとえばエポキシ
樹脂を主材料とした封止材料を用い温度２００℃ 、圧
力１００Ｋｇ／Ｃｊの条件でトランスファーモールドし
て半導体パッケージを得た（第５図）。
よびこの半導体パッケージを回路基板に実装する例につ
いて、第３図乃至第１Ｏ図を参照して説明する。第３図
乃至第１０図は各工程における態様を模式的にそれぞれ
示した断面図である。先ず、たとえば共晶半田をバンブ
３として所定領域に設けたサイズ５＋ｕ＋ Ｘ ５■ｍ
ｍのロジックデイバイス１を用意しく第３図）、このロ
ジックデイバイス１のバンブ３に対して、たとえばＳＯ
Ｓなどから成るリードフレームを用いＴＡＢ法によって
インナーリード２ｂをボンディングする（第４図）。こ
うしてインナーリード２ｂをボンディングしたロジック
デイバイス１を所定の金型に収納し、たとえばエポキシ
樹脂を主材料とした封止材料を用い温度２００℃ 、圧
力１００Ｋｇ／Ｃｊの条件でトランスファーモールドし
て半導体パッケージを得た（第５図）。
なお、この時点でモールド樹脂層４からリードピッチ
０．２ｍ１１で長さ約１１のリード（アウターリード）
２ａ、２ａ’が突出していた。しかる後、前記モール
ド樹脂層４から導出されているアウターリード２ａ、２
ａ’を、交互に反対方向へ直角方向に折り曲げ、さらに
−刃側に折り曲げたアウターリード２ａの先端側０ 、
５１１ｍを水平方向へ直角に折り曲げた（第６図、第７
図）。上記により構成した半導体パッケージのサイズは
７ＩＩｍ Ｘ ７ｎ＋ｍ 、厚さ１■で、このパッケー
ジサイズは従来の同種のデイバイスサイズ１５ｍＩＩＸ
１５ａ＋ｍに比べ約１／４に過ぎなかった。
０．２ｍ１１で長さ約１１のリード（アウターリード）
２ａ、２ａ’が突出していた。しかる後、前記モール
ド樹脂層４から導出されているアウターリード２ａ、２
ａ’を、交互に反対方向へ直角方向に折り曲げ、さらに
−刃側に折り曲げたアウターリード２ａの先端側０ 、
５１１ｍを水平方向へ直角に折り曲げた（第６図、第７
図）。上記により構成した半導体パッケージのサイズは
７ＩＩｍ Ｘ ７ｎ＋ｍ 、厚さ１■で、このパッケー
ジサイズは従来の同種のデイバイスサイズ１５ｍＩＩＸ
１５ａ＋ｍに比べ約１／４に過ぎなかった。
一方、所定領域に辺７ 、２＋ｇｍの方形の孔５ａを穿
設した、厚さ１■の両面パターンを有するガラスエポキ
シ樹脂系回路基板５を用意し、前記アウターリード２ａ
の先端側を水平方向に折り曲げた半導体パッケージ（第
７図示）を前記回路基板５の穿設孔５ａに装着、配設し
く第８図）、この状態に保持してフォーミング治具６を
用い、たとえばフォーミング圧力２０ ｇ ／ ｃｌに
て上方に伸びているアウターリード２ａ’の先端側を折
り曲げて、既に水平方向に折り曲げられ回路基板５の下
面側に位置しているアウターリード２ａの先端側ととも
に、前記回路基板５面のパッド部と密着するまでフォー
ミングする（第９図）、。かくシシて、半導体パッケー
ジを回路基板５に装着した後、回路基板５面のパッド部
に平行して密着させたアウターリード２ａ 、 ２ａを
、たとえばパルスヒート法などで半田付け７して電気的
な接続を行う（第１θ図）ことにより所望の薄型実装回
路装置が得られる。この実装回路装置の場合は、回路基
板５の厚さ１■ 、半導体パッケージの厚さｌａ＋ｓア
ウターリード２ａ、２ａ’と回路基板５のパッド部との
接続に要する厚さ ０．２ｍｍであったが、結果的には
１．’２■厚の薄型に構成できた。
設した、厚さ１■の両面パターンを有するガラスエポキ
シ樹脂系回路基板５を用意し、前記アウターリード２ａ
の先端側を水平方向に折り曲げた半導体パッケージ（第
７図示）を前記回路基板５の穿設孔５ａに装着、配設し
く第８図）、この状態に保持してフォーミング治具６を
用い、たとえばフォーミング圧力２０ ｇ ／ ｃｌに
て上方に伸びているアウターリード２ａ’の先端側を折
り曲げて、既に水平方向に折り曲げられ回路基板５の下
面側に位置しているアウターリード２ａの先端側ととも
に、前記回路基板５面のパッド部と密着するまでフォー
ミングする（第９図）、。かくシシて、半導体パッケー
ジを回路基板５に装着した後、回路基板５面のパッド部
に平行して密着させたアウターリード２ａ 、 ２ａを
、たとえばパルスヒート法などで半田付け７して電気的
な接続を行う（第１θ図）ことにより所望の薄型実装回
路装置が得られる。この実装回路装置の場合は、回路基
板５の厚さ１■ 、半導体パッケージの厚さｌａ＋ｓア
ウターリード２ａ、２ａ’と回路基板５のパッド部との
接続に要する厚さ ０．２ｍｍであったが、結果的には
１．’２■厚の薄型に構成できた。
このことは従来のＳＭＤ方式やＱＦＰ方式による場合の
厚さ ２．２ｍｍに比べ大幅の薄型化が達成されたこと
になる。しかもアウターリードの接続が回路基板５の両
面でなされるため、搭載、実装する半導体パッケージ１
個当りスルホール数を１７個も低減することができた。
厚さ ２．２ｍｍに比べ大幅の薄型化が達成されたこと
になる。しかもアウターリードの接続が回路基板５の両
面でなされるため、搭載、実装する半導体パッケージ１
個当りスルホール数を１７個も低減することができた。
なお、実装回路装置の構成は、たとえば第１１図に要部
の断面を示すように回路基板５の穿設孔５ａの内壁面を
階段的に形設しこれら各段に導体パッド部を形成する一
方、搭載、実装する半導体パッケージのアウターリード
２ａ、２ａ’先端を、たとえば２本間隔で前記回路基板
５の穿設孔５ａの内壁面各段の導体パッド部に対応させ
てフォーミングしておいてもよい。また本発明に係る半
導体パッケージは、必ずしもすべてのアウターリード２
ａ、２ａ’を上記のようにフォーミングする必要はない
。たとえばアウターリード２ａ、２ａ’ピツチが比較的
粗な箇所については、上記のようなフォーミング加工は
必要でない。さらに半導体パッケージの構成において、
インナーリード２ｂの配設はＴＡＢ法によらず、たとえ
ばワイヤボンディング法などによってもよい。
の断面を示すように回路基板５の穿設孔５ａの内壁面を
階段的に形設しこれら各段に導体パッド部を形成する一
方、搭載、実装する半導体パッケージのアウターリード
２ａ、２ａ’先端を、たとえば２本間隔で前記回路基板
５の穿設孔５ａの内壁面各段の導体パッド部に対応させ
てフォーミングしておいてもよい。また本発明に係る半
導体パッケージは、必ずしもすべてのアウターリード２
ａ、２ａ’を上記のようにフォーミングする必要はない
。たとえばアウターリード２ａ、２ａ’ピツチが比較的
粗な箇所については、上記のようなフォーミング加工は
必要でない。さらに半導体パッケージの構成において、
インナーリード２ｂの配設はＴＡＢ法によらず、たとえ
ばワイヤボンディング法などによってもよい。
［発明の効果］
上記の如く本発明に係る半導体パッケージは、列状に狭
いピッチで導出されたアウターリードのうち、互いに隣
接するアウターリードの先端側力互いに異なった面に平
行に対接し得るように予め折り曲げ加工（フォーミング
加工）しである。つまり互いに隣接するアウターリード
の先端側は、パッケージから導出された領域でのピッチ
間隔に比べそのピッチ間隔は大幅に広がった状態を採り
得る。したがって搭載、実装する回路基板のパッド部に
接続するピッチの問題も大幅に軽減され、前記接続ピッ
チの限界からくる半導体パッケージの小形化の問題に十
分対応できる。しかも前記回路基板のパッド部に接続す
るに当ってもピッチ間隔が比較的大きいため、半田ブリ
ッジを生じる恐れも全面的に防止できるばかりでなく、
接続操作も容易で確実な電気的接続の達成が可能となり
、信頼性の向上も図り得る。また回路基板に実装して実
装回路装置を構成した場合も、薄型になし得るばかりで
なく、半導体パッケージのアウタ−リード２ａ自体が直
接回路基板の両面に、それぞれ接続されるため、接続用
のスルホール数を低減でき、回路基板の製造操作を簡略
化し得ると言う効果もある。
いピッチで導出されたアウターリードのうち、互いに隣
接するアウターリードの先端側力互いに異なった面に平
行に対接し得るように予め折り曲げ加工（フォーミング
加工）しである。つまり互いに隣接するアウターリード
の先端側は、パッケージから導出された領域でのピッチ
間隔に比べそのピッチ間隔は大幅に広がった状態を採り
得る。したがって搭載、実装する回路基板のパッド部に
接続するピッチの問題も大幅に軽減され、前記接続ピッ
チの限界からくる半導体パッケージの小形化の問題に十
分対応できる。しかも前記回路基板のパッド部に接続す
るに当ってもピッチ間隔が比較的大きいため、半田ブリ
ッジを生じる恐れも全面的に防止できるばかりでなく、
接続操作も容易で確実な電気的接続の達成が可能となり
、信頼性の向上も図り得る。また回路基板に実装して実
装回路装置を構成した場合も、薄型になし得るばかりで
なく、半導体パッケージのアウタ−リード２ａ自体が直
接回路基板の両面に、それぞれ接続されるため、接続用
のスルホール数を低減でき、回路基板の製造操作を簡略
化し得ると言う効果もある。
第１図は本発明に係る半導体パッケージの構成例を示す
平面図、第２図は第１図のＡ−Ａ線に沿った断面図、第
３図乃至第１Ｏ図は本発明に係る半導体パッケージの組
み立て例および本発明に係る半導体パッケージ実装回路
装置の製造方法例における態様を示す断面図、第１１図
は本発明に係る半導体パッケージ実装回路装置の他の構
成例の要部を示す断面図である。 １・・・・・・・・・半導体素子 ２ａ、２ａ’・・・アウターリード ２ｂ・・・・・・・・・インナーリード３・・・・・・
・・・ボンディングバンブ４・・・・・・・・・封止樹
脂層（モールド樹脂層）５・・・・・・・・・回路基板 第４０ 第５０ 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第７図 第１０口 第１１０
平面図、第２図は第１図のＡ−Ａ線に沿った断面図、第
３図乃至第１Ｏ図は本発明に係る半導体パッケージの組
み立て例および本発明に係る半導体パッケージ実装回路
装置の製造方法例における態様を示す断面図、第１１図
は本発明に係る半導体パッケージ実装回路装置の他の構
成例の要部を示す断面図である。 １・・・・・・・・・半導体素子 ２ａ、２ａ’・・・アウターリード ２ｂ・・・・・・・・・インナーリード３・・・・・・
・・・ボンディングバンブ４・・・・・・・・・封止樹
脂層（モールド樹脂層）５・・・・・・・・・回路基板 第４０ 第５０ 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第７図 第１０口 第１１０
Claims (2)
- （１）半導体素子を内装しかつ、互いに隣接する複数本
のアウターリードを列状に配設、導出して成る半導体パ
ッケージにおいて、 前記互いに隣接するアウターリードの先端側を互いに異
なる面に平行するように折り曲げ加工して成ることを特
徴とする半導体パッケージ。 - （２）配線パターンの互いに隣接したパッド部を異なる
面にそれぞれ形設した配線基板と、 前記配線基板のパッド部に、それぞれパッド部面に平行
に対接するよう折り曲げ加工したアウターリード先端を
電気的に接続実装して成ることを特徴とする半導体パッ
ケージを実装した回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071351A JPH02249260A (ja) | 1989-03-23 | 1989-03-23 | 半導体パッケージとこれを実装した回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071351A JPH02249260A (ja) | 1989-03-23 | 1989-03-23 | 半導体パッケージとこれを実装した回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249260A true JPH02249260A (ja) | 1990-10-05 |
Family
ID=13457988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071351A Pending JPH02249260A (ja) | 1989-03-23 | 1989-03-23 | 半導体パッケージとこれを実装した回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267220B1 (ko) * | 1997-12-05 | 2000-10-16 | 김영환 | 반도체소자패키지및그의제조방법 |
-
1989
- 1989-03-23 JP JP1071351A patent/JPH02249260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267220B1 (ko) * | 1997-12-05 | 2000-10-16 | 김영환 | 반도체소자패키지및그의제조방법 |
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