JPH02250319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02250319A JPH02250319A JP1073533A JP7353389A JPH02250319A JP H02250319 A JPH02250319 A JP H02250319A JP 1073533 A JP1073533 A JP 1073533A JP 7353389 A JP7353389 A JP 7353389A JP H02250319 A JPH02250319 A JP H02250319A
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- JP
- Japan
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- film
- tungsten silicide
- tungsten
- ions
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多結晶シリコン膜とタングステンシリサイド
膜の積Ｎ構造（以下、タングステンポリサイド膜と略す
）を、後工程での高湯熱処理に対し、安定な状態に維持
するための半導体装置の製造方法に関するものである。
膜の積Ｎ構造（以下、タングステンポリサイド膜と略す
）を、後工程での高湯熱処理に対し、安定な状態に維持
するための半導体装置の製造方法に関するものである。
従来の技術
近年、半導体産業の急速な発畏に伴い、半導体デバイス
に対し、高速化の要求が高まりつつある。
に対し、高速化の要求が高まりつつある。
半導体デバイスにおいて高速化に対応する鏝も効果的な
手段は、従来よりゲート電極や配線材料として用いられ
てきた多結晶シリコン嗅に代えて、抵抗値の低い高融点
金属を使用することである。
手段は、従来よりゲート電極や配線材料として用いられ
てきた多結晶シリコン嗅に代えて、抵抗値の低い高融点
金属を使用することである。
この金属として、タングステンシリサイドが最も広く使
用されている。しかし、タングステンシリサイド膜自身
は、下地のゲート酸化寝（二酸化シリコン膜）との密着
性が悪いため、多結晶シリコン嘆と重ねる構造が主流と
なっている。
用されている。しかし、タングステンシリサイド膜自身
は、下地のゲート酸化寝（二酸化シリコン膜）との密着
性が悪いため、多結晶シリコン嘆と重ねる構造が主流と
なっている。
従来の半導体装置の製造方法では、ゲート′ｌｔ層およ
び配線としてタングステンポリサイド膜ヲ形成した後、
通常のリングラフィ技術によりバｙ −ユングし、その
後イオン注入技術を用いたセルファツインゲート方式で
ソースおよびドレイン領域を形成し、イオン注入後アニ
ー／Ｌ’を行い、さらに層間絶縁膜の下地となる熱酸化
膿（前酸化膜）形成のために９００℃以上の熱工程を行
っている。
び配線としてタングステンポリサイド膜ヲ形成した後、
通常のリングラフィ技術によりバｙ −ユングし、その
後イオン注入技術を用いたセルファツインゲート方式で
ソースおよびドレイン領域を形成し、イオン注入後アニ
ー／Ｌ’を行い、さらに層間絶縁膜の下地となる熱酸化
膿（前酸化膜）形成のために９００℃以上の熱工程を行
っている。
発明が解決しようとする課題
しかし従来の半導体装置の製造方法では、上記熱工程に
よる熱処理直購、タングステンシリサイド膜に剥れが発
生するという問題があった。特に、タングステンシリサ
イド膜形成後、２回以上に分割して熱工程を行うと、確
実にタングステンシリサイド膜に剥れが発生してい友。
よる熱処理直購、タングステンシリサイド膜に剥れが発
生するという問題があった。特に、タングステンシリサ
イド膜形成後、２回以上に分割して熱工程を行うと、確
実にタングステンシリサイド膜に剥れが発生してい友。
タングステンポリサイド膜形成後の熱工程でタングステ
ンシリサイド膜に剥れが発生する原因は次の２点が考え
られる。
ンシリサイド膜に剥れが発生する原因は次の２点が考え
られる。
（１）熱工程を経ると、タングステンシリサイドの結晶
化が進み結晶粒径が非常に大きくなる。この現象により
、タングステンシリサイド膜のストレスが増大し、下地
の多結晶シリコン膜との密着性が悪化する。
化が進み結晶粒径が非常に大きくなる。この現象により
、タングステンシリサイド膜のストレスが増大し、下地
の多結晶シリコン膜との密着性が悪化する。
（２）熱工程が酸化の場合は、炉雰囲気中の０！が、ま
た熱工程がアニー〜の場合には、ウェハーの炉内への導
入時に巻き込む虜が、それぞれタングステンシリサイド
層に入り込み、タングテンの酸化を引き起こし、ＷＯ２
−’Ａ’０３を形成する０タングステンの酸化は、膜組
成を変え、多結晶シリコンとの密着性を悪化させ、また
ＷＯ，が昇華性であることから、内部からの膜破壊を生
じる可能性も高い。
た熱工程がアニー〜の場合には、ウェハーの炉内への導
入時に巻き込む虜が、それぞれタングステンシリサイド
層に入り込み、タングテンの酸化を引き起こし、ＷＯ２
−’Ａ’０３を形成する０タングステンの酸化は、膜組
成を変え、多結晶シリコンとの密着性を悪化させ、また
ＷＯ，が昇華性であることから、内部からの膜破壊を生
じる可能性も高い。
本発明は上記間Ｕｔ全解決るものであシ、タングステン
ポリサイド膜形成後の高温熱処理に対し、タングステン
ポリサイド膜を安定な状態に維持可能な半導体装置の製
造方法を提供することを目的とするものである。
ポリサイド膜形成後の高温熱処理に対し、タングステン
ポリサイド膜を安定な状態に維持可能な半導体装置の製
造方法を提供することを目的とするものである。
課題全解決するための手段
上記問題を解決するため本発明の半導体装置の製造方法
は、半導体基板上に、電界効果トランジスタのゲート電
極、もしくは配線として使用される多結晶シリコン膜と
タングステンシリサイド膜を順に積層し、その後前記タ
ングステンシリサイド膜に、Ｎ＋イオンを注入する工程
を備えたものである。
は、半導体基板上に、電界効果トランジスタのゲート電
極、もしくは配線として使用される多結晶シリコン膜と
タングステンシリサイド膜を順に積層し、その後前記タ
ングステンシリサイド膜に、Ｎ＋イオンを注入する工程
を備えたものである。
作用
上記製造方法により、タングステンポリサイド膜形成後
にＮ＋イオン注入することによって、以下の作用が発生
する。
にＮ＋イオン注入することによって、以下の作用が発生
する。
（１）Ｎ＋イオン注入を行うことにより、タングステン
シリサイド層のアモハ／ファス化が促進され、これによ
り熱工程時の急激な結晶化が抑制され、粒径が小さくな
る。よって、タングステンシリサイド層のストレス増大
が抑えられ、下地の多結晶シリコン膜との密着性が維持
される。
シリサイド層のアモハ／ファス化が促進され、これによ
り熱工程時の急激な結晶化が抑制され、粒径が小さくな
る。よって、タングステンシリサイド層のストレス増大
が抑えられ、下地の多結晶シリコン膜との密着性が維持
される。
（２）Ｎ＋イオンを注入することによシ、タングステン
シリサイド膜の表面層が窒化され、タングステンの酸化
が抑制され、ｗｏ、 、 ｗｏ、の形成が防止される。
シリサイド膜の表面層が窒化され、タングステンの酸化
が抑制され、ｗｏ、 、 ｗｏ、の形成が防止される。
以上の２点の作用により、熱工程処理後のタングステン
シリサイド膜の−ｊれが防止される。
シリサイド膜の−ｊれが防止される。
実施例
以下、本発明の一実施例を図面に基づいて説明する。
第１図ｆａ）〜（ｆｌは本発明の一実施例として半導体
装置の製造工程を順に示す半導体装置の断面図である。
装置の製造工程を順に示す半導体装置の断面図である。
まず、第１図（ａｌに示すように、Ｐ型半導体基板ｌの
表面に通常のＬＯＣＯ５法による分喝頭域２に囲まれた
トランジスタ領域３を形成する。
表面に通常のＬＯＣＯ５法による分喝頭域２に囲まれた
トランジスタ領域３を形成する。
次に第１図（ｂ）に示すように、熱酸化法により分！１
１１領域２およびトランジスタ領域３の上にゲート酸化
膜４を厚さ約５０ＯＡ形成し、さらにこのゲート酸化膜
４の上に多結晶シリコン膜５を厚さ約２００ＯＡ形成す
る。その後、高濃度のリンドープを行い、表面に形成さ
れたリンガラス層をエッチンクシタ後、ＷＦ６とＳｉＨ
４’！ｋ ３７０ ’Ｃ〜４００ ’Ｃ’ｔ”反応させ
、タングステンシリサイド（ＷＳｉｘ） 幌６ （Ｘ＝
２．４程度）を厚さ約２５０ＯＡ形成する。そして、タ
ングステンシリサイド膜６の形成後、表面よりＮ＋イオ
ンを加速エネルギー４０ＫｅＶ、注入１４Ｘ１０−の条
件で注入する。
１１領域２およびトランジスタ領域３の上にゲート酸化
膜４を厚さ約５０ＯＡ形成し、さらにこのゲート酸化膜
４の上に多結晶シリコン膜５を厚さ約２００ＯＡ形成す
る。その後、高濃度のリンドープを行い、表面に形成さ
れたリンガラス層をエッチンクシタ後、ＷＦ６とＳｉＨ
４’！ｋ ３７０ ’Ｃ〜４００ ’Ｃ’ｔ”反応させ
、タングステンシリサイド（ＷＳｉｘ） 幌６ （Ｘ＝
２．４程度）を厚さ約２５０ＯＡ形成する。そして、タ
ングステンシリサイド膜６の形成後、表面よりＮ＋イオ
ンを加速エネルギー４０ＫｅＶ、注入１４Ｘ１０−の条
件で注入する。
イオン注入後表面洗浄を行い、第１図（ｃｌに示すよう
に、フォトリソグラフィー法およびエツチング？Ｊｆ用
い、タングステンシリサイド層６、多結晶シリコン層５
さらにゲート酸化膜４からなる配線またはゲート領域を
形成する。
に、フォトリソグラフィー法およびエツチング？Ｊｆ用
い、タングステンシリサイド層６、多結晶シリコン層５
さらにゲート酸化膜４からなる配線またはゲート領域を
形成する。
その後第１図（ｄｌに示すように、セルファライン技術
によりソースおよびドレイン領域７を形成すへ＜、Ａｓ
イオンを加速エネルギー４０ＫｅＶ、注入量５×１
０σ の条件で注入する。そしてイオン注人によるダメ
ージ緩和とソース・ドレイン頭載７の注入イオンの活性
化のため９００℃窒素雰囲気中で３０分間アニールを行
う。
によりソースおよびドレイン領域７を形成すへ＜、Ａｓ
イオンを加速エネルギー４０ＫｅＶ、注入量５×１
０σ の条件で注入する。そしてイオン注人によるダメ
ージ緩和とソース・ドレイン頭載７の注入イオンの活性
化のため９００℃窒素雰囲気中で３０分間アニールを行
う。
続いて、第１図ｔｅｌに示すように、層間絶縁膜形成前
の半導体基板１のトランジスタ領域３の上に熱酸化膜８
を形成するため、１０００℃酸素雰囲気中で５分間酸化
を行う。
の半導体基板１のトランジスタ領域３の上に熱酸化膜８
を形成するため、１０００℃酸素雰囲気中で５分間酸化
を行う。
最後に、第１図ｆｆｌに示すように、ＣＶＤ法によりを
層間絶縁膜９Ａ約１μｍ成長させ、コンタクト頭載１０
を形成し、アルミニウムによる配線１１を約１μｍ形成
し、表面保護膜１２を約１．２μｍ形成してデバイスを
形成する。
を形成し、アルミニウムによる配線１１を約１μｍ形成
し、表面保護膜１２を約１．２μｍ形成してデバイスを
形成する。
このように上記製造方法によれば、Ｎ 注入を行うこと
により、タングステンシリサイド膜６は、表面層が窒化
され、アモルファス化が促進され、よってタングステン
の酸化が抑制され、ｗｏ、 、ｗｏ。
により、タングステンシリサイド膜６は、表面層が窒化
され、アモルファス化が促進され、よってタングステン
の酸化が抑制され、ｗｏ、 、ｗｏ。
の形成が防止され、かつ熱工程時の急激な結晶が抑制さ
れて粒径が小さくなり、タングステンシリサイドのスト
レス増大が抑えられ、多結晶シリコン膜５との密着性が
維持される。したがってタングステンポリサイド膜は、
熱処理後もデポジション時の積層状態を維持でき、Ｎ＋
イオン注入を実施しない場合に発生する異常酸化や膜剥
れ現象を防止することができる。
れて粒径が小さくなり、タングステンシリサイドのスト
レス増大が抑えられ、多結晶シリコン膜５との密着性が
維持される。したがってタングステンポリサイド膜は、
熱処理後もデポジション時の積層状態を維持でき、Ｎ＋
イオン注入を実施しない場合に発生する異常酸化や膜剥
れ現象を防止することができる。
なお、本実施例では、Ｐ型半導体基板１を使用し、第１
層目のゲート電極および配線にタングステンポリサイド
層を使用した場合について述べたが、使用半導体基板の
型、方位、トランジスタの種類、また何層目の電極また
は配線に使用するかには無関係に適用できることは言う
までもない。
層目のゲート電極および配線にタングステンポリサイド
層を使用した場合について述べたが、使用半導体基板の
型、方位、トランジスタの種類、また何層目の電極また
は配線に使用するかには無関係に適用できることは言う
までもない。
発明の効果
以上のように本発明によれば、タングステンポリサイド
層形成後Ｎ イオン注入を行うことにより、熱工程を経
ても、タングステンシリサイド膜の異常酸化による組成
変化、膜剥れｔ防止でき、タングステンポリサイド構造
のゲート４極および配ｍｔ−安定して形成することがで
きる。
層形成後Ｎ イオン注入を行うことにより、熱工程を経
ても、タングステンシリサイド膜の異常酸化による組成
変化、膜剥れｔ防止でき、タングステンポリサイド構造
のゲート４極および配ｍｔ−安定して形成することがで
きる。
第１図（ａｌ〜ｌｆ）は本発明の一実施例として半導体
装置の製造工程を順に示す半導体装置の断面図である。 １・・・半導体基板、２・・・ＬＯＣＯ３分４頭域、３
頭載・トランジスタ形成明域、４・・・ゲート酸化嘆、
５・・・多結晶ポリシリコン襖、６・・・タングステン
シリサイド膜、７・・・ソース・ドレイン明域、８・・
・熱酸化膜、９・・・層間絶縁膜、１０・・・コンタク
ト鎖酸、１１・・・７Ｎミニウム膜、１２・・・表面Ｓ
；Ｓａ。 第１図（ｆの１） 代理人 森 木 義 弘
装置の製造工程を順に示す半導体装置の断面図である。 １・・・半導体基板、２・・・ＬＯＣＯ３分４頭域、３
頭載・トランジスタ形成明域、４・・・ゲート酸化嘆、
５・・・多結晶ポリシリコン襖、６・・・タングステン
シリサイド膜、７・・・ソース・ドレイン明域、８・・
・熱酸化膜、９・・・層間絶縁膜、１０・・・コンタク
ト鎖酸、１１・・・７Ｎミニウム膜、１２・・・表面Ｓ
；Ｓａ。 第１図（ｆの１） 代理人 森 木 義 弘
Claims (1)
- １、半導体基板上に、電界効果トランジスタのゲート電
極、もしくは配線として使用される多結晶シリコン膜と
タングステンシリサイド膜を順に積層し、その後前記タ
ングステンシリサイド膜に、Ｎ＾＋イオンを注入する工
程を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073533A JPH02250319A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073533A JPH02250319A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250319A true JPH02250319A (ja) | 1990-10-08 |
Family
ID=13520965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073533A Pending JPH02250319A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159848A (en) * | 1999-02-02 | 2000-12-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a high melting point metal film |
-
1989
- 1989-03-23 JP JP1073533A patent/JPH02250319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6159848A (en) * | 1999-02-02 | 2000-12-12 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device having a high melting point metal film |
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