JPH02250332A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
- Publication number
- JPH02250332A JPH02250332A JP1073543A JP7354389A JPH02250332A JP H02250332 A JPH02250332 A JP H02250332A JP 1073543 A JP1073543 A JP 1073543A JP 7354389 A JP7354389 A JP 7354389A JP H02250332 A JPH02250332 A JP H02250332A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- ion implantation
- type transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ３型トランジスタ、特にゲート電極の構造
を改善したＭＯＳ型トランジスタに関するものである。
を改善したＭＯＳ型トランジスタに関するものである。
従来の技術
従来の素子領域に形成したＭＯ３型トランジスタの形成
方法を第２図（ａ）および（ｂ）の平面図および断面図
に基づいて説明する。
方法を第２図（ａ）および（ｂ）の平面図および断面図
に基づいて説明する。
従来のＭＯＳ型トランジスタの形成では、まず素子領域
１の基板２の表面をゲート酸化し、さらにその上にポリ
シリコンを成長させた後、ポリシリコンをリングラフィ
工程によりパターンニングし、エツチングすることにゲ
ート電極３およびゲート酸化膜４を形成する。
１の基板２の表面をゲート酸化し、さらにその上にポリ
シリコンを成長させた後、ポリシリコンをリングラフィ
工程によりパターンニングし、エツチングすることにゲ
ート電極３およびゲート酸化膜４を形成する。
ところで、基板２を形成する８１ウエーハの（１００）
面を用いると、注入されたイオンが８１格子間を突き抜
ける、いわゆるチャンネリング現象を引き起こす。この
現象はｒＲＩｆＡＭＯ３型トランジスタのソース部（領
域）とドレイン部（領域）を近接させ、電圧印加時にパ
ンチスルーが生じやすくなる。このような理由でイオン
注入は、ゲート電極３を注入マスクとしてウェーハの法
線に対し、７°の角度で行い、ソース・ドレイン部とな
る不純物注入領域５を形成する。
面を用いると、注入されたイオンが８１格子間を突き抜
ける、いわゆるチャンネリング現象を引き起こす。この
現象はｒＲＩｆＡＭＯ３型トランジスタのソース部（領
域）とドレイン部（領域）を近接させ、電圧印加時にパ
ンチスルーが生じやすくなる。このような理由でイオン
注入は、ゲート電極３を注入マスクとしてウェーハの法
線に対し、７°の角度で行い、ソース・ドレイン部とな
る不純物注入領域５を形成する。
発明が解決しようとする課題
しかし、従来のＭＯ３型トランジスタのソース・ドレイ
ン部形成時においてイオン注入が、ゲート電１ｉ３の中
方向に対して、平行になされる場合（第２図（ａ）にお
いてＡ方向からなされる場合）には何ら問題とならない
が、ゲート′＠Ｓ３の中方向に対して垂直に注入される
場合（第２図（ａ）のＢ方向からなされる場合）には、
第２図（ａＬ （ｂ）に示すように、ゲート電極３の陰
になり、ソース・ドレイン部となる不純物注入領域５に
オフセットとなる領域６が生じ、構造的に非対称となる
。
ン部形成時においてイオン注入が、ゲート電１ｉ３の中
方向に対して、平行になされる場合（第２図（ａ）にお
いてＡ方向からなされる場合）には何ら問題とならない
が、ゲート′＠Ｓ３の中方向に対して垂直に注入される
場合（第２図（ａ）のＢ方向からなされる場合）には、
第２図（ａＬ （ｂ）に示すように、ゲート電極３の陰
になり、ソース・ドレイン部となる不純物注入領域５に
オフセットとなる領域６が生じ、構造的に非対称となる
。
トランジスタにおいて構造的に不純物注入領域５に非対
称性が生じた場合、ソースおよびドレインを何れの不純
物注入領域５にするかで電気特性に大きな違いを生じる
。４１Ｉ造的に非対称で、電気特性に相違のあるトラン
ジスタを用い、回路を構成した場合、注入の方向を考慮
した接続をしない限りは、同様の回路構成をしても、全
く異なった回路動作をしてしまう可能性がある。たとえ
ば、同一チップ中に複数個のセンスアンプ回路をこの構
造的に非対称性のあるトランジスタで形成すると・、各
センスアンプ回路で、感度が興なってしまうなどの問題
がある。これを解決するための一つの方法として、特に
電気特性が均一であることが必要であるトランジスタで
は、ゲートの方向を揃えるということが上げられる。し
かし、特にゲート中の大きいトランジスタなど、レイア
ウト上の制約を受け、ゲートの方向を揃えるのは困難で
ある。
称性が生じた場合、ソースおよびドレインを何れの不純
物注入領域５にするかで電気特性に大きな違いを生じる
。４１Ｉ造的に非対称で、電気特性に相違のあるトラン
ジスタを用い、回路を構成した場合、注入の方向を考慮
した接続をしない限りは、同様の回路構成をしても、全
く異なった回路動作をしてしまう可能性がある。たとえ
ば、同一チップ中に複数個のセンスアンプ回路をこの構
造的に非対称性のあるトランジスタで形成すると・、各
センスアンプ回路で、感度が興なってしまうなどの問題
がある。これを解決するための一つの方法として、特に
電気特性が均一であることが必要であるトランジスタで
は、ゲートの方向を揃えるということが上げられる。し
かし、特にゲート中の大きいトランジスタなど、レイア
ウト上の制約を受け、ゲートの方向を揃えるのは困難で
ある。
本発明はこのような従来の問題を解決するものであり、
トランジスタ構造の非対称性を改善したＭＯＳ型トラン
ジスタを提供することを目的とするものである。
トランジスタ構造の非対称性を改善したＭＯＳ型トラン
ジスタを提供することを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明は、素子領域上のゲート
電極の形状を、ソース・ドレイン部となる不純物注入領
域を形成する場合のイオン注入方向に対して、その１１
方向が平行な部分と垂直な部分を有し、かつ前記平行な
部分と垂直な部分の長さを等しく構成したものである。
電極の形状を、ソース・ドレイン部となる不純物注入領
域を形成する場合のイオン注入方向に対して、その１１
方向が平行な部分と垂直な部分を有し、かつ前記平行な
部分と垂直な部分の長さを等しく構成したものである。
作用
上記構成により、ゲート電極をイオン注入方向に対して
その中方向中央で垂直に曲げて形成することによって、
イオンがゲート電極の中方向に直交する何れの方向から
ゲート電極をマスクとして注入されても、ゲート電極の
１／２に相当する不純ゝ物注入領域、すなわちソース・
ドレイン部が対称となり、残りの１７２に相当するソー
ス・トレイン部のみが非対称となる。よって、ＭＯ３型
トランジスタ楕遣０非対称性による電気特性の相違が低
減される。
その中方向中央で垂直に曲げて形成することによって、
イオンがゲート電極の中方向に直交する何れの方向から
ゲート電極をマスクとして注入されても、ゲート電極の
１／２に相当する不純ゝ物注入領域、すなわちソース・
ドレイン部が対称となり、残りの１７２に相当するソー
ス・トレイン部のみが非対称となる。よって、ＭＯ３型
トランジスタ楕遣０非対称性による電気特性の相違が低
減される。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示すＭＯ３型トランジスタ
の平面図である。
の平面図である。
素子領域１１の上のゲート電極１２の形状を、ソース・
ドレイン部となる不純物注入領域を形成する場合のイオ
ン注入方向に対して、その中方向が平行な部分と垂直な
部分を有し、その平行な部分と垂直な部分の長さｆｌｌ
、Ω２を等しい構造としている。
ドレイン部となる不純物注入領域を形成する場合のイオ
ン注入方向に対して、その中方向が平行な部分と垂直な
部分を有し、その平行な部分と垂直な部分の長さｆｌｌ
、Ω２を等しい構造としている。
上記構成のＭＯＳ型トランジスタの形成方法について説
明する。
明する。
まず素子領域１１の基板表面をゲート酸化し、さらにそ
の上にポリシリコンを成長させた後、ポリシリコンをリ
ソグラフィ工程により上記平行な部分と垂直な部分の長
さρ１．ρ２を等しくバターニングし、エツチングする
ことによりゲートｔｉ１２およびゲート酸化膜（図示せ
ず）を形成する。
の上にポリシリコンを成長させた後、ポリシリコンをリ
ソグラフィ工程により上記平行な部分と垂直な部分の長
さρ１．ρ２を等しくバターニングし、エツチングする
ことによりゲートｔｉ１２およびゲート酸化膜（図示せ
ず）を形成する。
そしてゲートｔｉ１２を注入マスクとして素子領域１１
の基板を形成するＳｌウェーハの法線に対し、７°の角
度で、方向Ｃまたは方向りからイオン注入を行い、ソー
ス・ドレイン部となる不純物注入領域１３．１４を形成
する。たとえば方向Ｃからイオン注入を行なうと、第１
図に斜線で示す領域１５がゲート電［！１２の陰になっ
てイオンが注入されず、ソース部とトレイン部が非対称
となり、第１図に網目で示す領域１６はイオンが注入さ
れてソース部とドレイン部は対称となる。方向りからイ
オン注入が行われた場合も同様である。
の基板を形成するＳｌウェーハの法線に対し、７°の角
度で、方向Ｃまたは方向りからイオン注入を行い、ソー
ス・ドレイン部となる不純物注入領域１３．１４を形成
する。たとえば方向Ｃからイオン注入を行なうと、第１
図に斜線で示す領域１５がゲート電［！１２の陰になっ
てイオンが注入されず、ソース部とトレイン部が非対称
となり、第１図に網目で示す領域１６はイオンが注入さ
れてソース部とドレイン部は対称となる。方向りからイ
オン注入が行われた場合も同様である。
このように形成されたＭＯ３型トランジスタはソース・
ドレイン部の非対称となる領域がゲート電極１２の１７
２に相当する領域となるので、非対称性による電気特性
の相違を低減することができる。
ドレイン部の非対称となる領域がゲート電極１２の１７
２に相当する領域となるので、非対称性による電気特性
の相違を低減することができる。
なお、上記イオン注入の方向Ｃ，Ｄとは逆方向のＥ、Ｆ
からイオン注入を行うようにしてもよい。
からイオン注入を行うようにしてもよい。
発明の効果
以上のように本発明によれば、イオン注入方向に対して
その中方向を中央で垂直に曲げて形成したゲート電極を
マスクとしてイオン注入を行うことによって、非対称な
ソース・ドレイン部の領域をゲート電極の１７２に相当
する領域とすることができ、プロセス工程を増すことも
、トランジスタ面積の増大もなく、非対称性による電気
特性の相違を低減することができる。
その中方向を中央で垂直に曲げて形成したゲート電極を
マスクとしてイオン注入を行うことによって、非対称な
ソース・ドレイン部の領域をゲート電極の１７２に相当
する領域とすることができ、プロセス工程を増すことも
、トランジスタ面積の増大もなく、非対称性による電気
特性の相違を低減することができる。
第１図は本発明の一実施例を示すＭＯＳ型トランジスタ
の平面図、第２図（ａ）および（ｂ）はそれぞれ従来の
ＭＯ３型トランジスタの平面図および断面図である。 １１・・・素子領域、１２・・・ゲート電極、１３．１
４・・・不純物注入領域、１５・・・ゲートｔ＠の陰と
なりイオンが注入されない領域、１６・・・ゲート電極
の陰とならない領域、Ｃ，Ｄ、Ｅ、Ｆ・・・イオン注入
方向。 代理人 森 本 義 弘 第１図 Ｉｆ、−０素子剖Ｕ或 １２、−、 ゲート電極 １３．１４．−、不純物注入領域
の平面図、第２図（ａ）および（ｂ）はそれぞれ従来の
ＭＯ３型トランジスタの平面図および断面図である。 １１・・・素子領域、１２・・・ゲート電極、１３．１
４・・・不純物注入領域、１５・・・ゲートｔ＠の陰と
なりイオンが注入されない領域、１６・・・ゲート電極
の陰とならない領域、Ｃ，Ｄ、Ｅ、Ｆ・・・イオン注入
方向。 代理人 森 本 義 弘 第１図 Ｉｆ、−０素子剖Ｕ或 １２、−、 ゲート電極 １３．１４．−、不純物注入領域
Claims (1)
- １、素子領域上のゲート電極の形状を、ソース・ドレイ
ン部となる不純物注入領域を形成する場合のイオン注入
方向に対して、その巾方向が平行な部分と垂直な部分を
有し、かつ前記平行な部分と垂直な部分の長さを等しく
構成したＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073543A JPH02250332A (ja) | 1989-03-23 | 1989-03-23 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073543A JPH02250332A (ja) | 1989-03-23 | 1989-03-23 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250332A true JPH02250332A (ja) | 1990-10-08 |
Family
ID=13521257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073543A Pending JPH02250332A (ja) | 1989-03-23 | 1989-03-23 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| KR100459211B1 (ko) * | 2001-05-25 | 2004-12-03 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
-
1989
- 1989-03-23 JP JP1073543A patent/JPH02250332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246080B1 (en) | 1998-05-14 | 2001-06-12 | Nec Corporation | Semiconductor device having bent gate electrode and process for production thereof |
| US6387760B2 (en) | 1998-05-14 | 2002-05-14 | Nec Corporation | Method for making semiconductor device having bent gate electrode |
| KR100459211B1 (ko) * | 2001-05-25 | 2004-12-03 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
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