JPS6049677A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6049677A JPS6049677A JP58159189A JP15918983A JPS6049677A JP S6049677 A JPS6049677 A JP S6049677A JP 58159189 A JP58159189 A JP 58159189A JP 15918983 A JP15918983 A JP 15918983A JP S6049677 A JPS6049677 A JP S6049677A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- pattern
- source
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電界効果トランジスタ（以下ＦＥＴと略す
）の製造方法に関するものである。
）の製造方法に関するものである。
第１＠（ａ）〜（ｄ）は従来のＦＥＴの製造方法を示す
工程図である。
工程図である。
従来、第１図（ａ） ＴｒＣ示すように、まず、半導体
基板１上にフォトレジスト２により、ソースおよびドレ
インパターンを同時に形成した後、ソース。
基板１上にフォトレジスト２により、ソースおよびドレ
インパターンを同時に形成した後、ソース。
ドレイン領域が不純物拡散またはイオン打込みにより形
成され（図示せず）、その後全面に電極金属ｌ蒸着した
後にリフトオフによりソース電極３およびドレイン電極
４が第１図（ｂ）のように形成される。さらに、第１図
（ｃ）のように半導体基板１上のソース電極３およびド
レイン電極４の間（通常２〜１０μｍ）に、フォトレジ
スト５によりゲート長約１μｍのゲートパターンを形成
し、次に第１図（ｄ）のようにゲート電極金属を全面に
蒸着した後にリフトオフを行うことにより、ゲート電極
６が形成される。
成され（図示せず）、その後全面に電極金属ｌ蒸着した
後にリフトオフによりソース電極３およびドレイン電極
４が第１図（ｂ）のように形成される。さらに、第１図
（ｃ）のように半導体基板１上のソース電極３およびド
レイン電極４の間（通常２〜１０μｍ）に、フォトレジ
スト５によりゲート長約１μｍのゲートパターンを形成
し、次に第１図（ｄ）のようにゲート電極金属を全面に
蒸着した後にリフトオフを行うことにより、ゲート電極
６が形成される。
従来は、このような方法でＦＥＴが製造されている。し
かし、従来の製造方法では、ソース電極３およびドレイ
ン電極４間の定められた位置にゲート電極６を形成する
ことは難しく、半導体基板１の面内および半導体基板１
間でのゲート電極６の位置のばらつきが太き（、半導体
素子の歩留りに大きな影響ケ与えている。
かし、従来の製造方法では、ソース電極３およびドレイ
ン電極４間の定められた位置にゲート電極６を形成する
ことは難しく、半導体基板１の面内および半導体基板１
間でのゲート電極６の位置のばらつきが太き（、半導体
素子の歩留りに大きな影響ケ与えている。
この発明は、上記従来の欠点を除去するためになされた
もので、窒化シリコン膜および酸化シリコン膜等をスペ
ーサに用いて、同時にソース、ドレインおよびゲートパ
ターンを形成することにより、ゲート電極をソースおよ
びドレイン間の任意の位置に再現性よく形成できるよう
にしたものである。
もので、窒化シリコン膜および酸化シリコン膜等をスペ
ーサに用いて、同時にソース、ドレインおよびゲートパ
ターンを形成することにより、ゲート電極をソースおよ
びドレイン間の任意の位置に再現性よく形成できるよう
にしたものである。
第２図はこの発明に係るＦＥＴの製造方法を示すもので
、第１図と同一個所には同一符号を付してその説明を省
略する。
、第１図と同一個所には同一符号を付してその説明を省
略する。
ます、第２図（ａ）に示すように、半導体基板１上に窒
化シリコン膜７に生成させ、さらに、フォトレジスト２
によってソース、ドレインおよびゲート電極パターンを
形成する。このフォトレジスト２をマスクとして、窒化
シリコン膜７のエツチングを行い、窒化シリコン膜７に
ソース電極、ドレイン電極およびゲート電極の各パター
ンを同時に形成した後に、フォトレジスト２を剥離する
。
化シリコン膜７に生成させ、さらに、フォトレジスト２
によってソース、ドレインおよびゲート電極パターンを
形成する。このフォトレジスト２をマスクとして、窒化
シリコン膜７のエツチングを行い、窒化シリコン膜７に
ソース電極、ドレイン電極およびゲート電極の各パター
ンを同時に形成した後に、フォトレジスト２を剥離する
。
その後、窒化シリフン膜７に形成したパターンの上に、
ソース電極３およびドレイン電極４をリフトオフ法によ
り形成するためのフォトレジスト８を第２図（ｂ）のよ
うに形成する。この場合、窒化シリコン膜７はフォト／
シスト８よりわずかに大きくなって（、する。また、ゲ
ート電極パターンは、フォトンシスト８で保護されてい
る。
ソース電極３およびドレイン電極４をリフトオフ法によ
り形成するためのフォトレジスト８を第２図（ｂ）のよ
うに形成する。この場合、窒化シリコン膜７はフォト／
シスト８よりわずかに大きくなって（、する。また、ゲ
ート電極パターンは、フォトンシスト８で保護されてい
る。
次に、第２図（ｃ）のように、リフトオフ法によりソー
ス電極３．ドレイン電極４を形成する。次いで、第２図
（ｄ）のようにリフトオフ法によりゲート電極を形成す
るための７オト／シスト９を形成する。この場合、ソー
ス電極３およびドレイン電極４はフォト／シスト９で保
膿されている。また、ゲート電極パターンは、窒化シリ
コン膜７に形成されたパターンよりわずかに長（されて
いる。
ス電極３．ドレイン電極４を形成する。次いで、第２図
（ｄ）のようにリフトオフ法によりゲート電極を形成す
るための７オト／シスト９を形成する。この場合、ソー
ス電極３およびドレイン電極４はフォト／シスト９で保
膿されている。また、ゲート電極パターンは、窒化シリ
コン膜７に形成されたパターンよりわずかに長（されて
いる。
さらに、パターンずれがあった場合でも半導体基板１と
ゲート電極の接触面は、窒化シリコン膜７に形成された
長さより長くなることはない。次いで、第２図（ｅ）の
ように、ゲート電極６をリフトオフ法により形成する。
ゲート電極の接触面は、窒化シリコン膜７に形成された
長さより長くなることはない。次いで、第２図（ｅ）の
ように、ゲート電極６をリフトオフ法により形成する。
最後に、第２図（ｆ）のように、窒化シリコン膜７とと
もに余分な金属を除去する。
もに余分な金属を除去する。
なお、上記の実施例では、スペーサとして窒化シリコン
膜７を用いたが、これは酸化シリコン膜のような他の膜
であってもよい。
膜７を用いたが、これは酸化シリコン膜のような他の膜
であってもよい。
以上説明したように、この発明によれば、最初にスペー
サとなる膜上に形成されるソース電極。
サとなる膜上に形成されるソース電極。
ドレイン電極およびゲート電極の各パターンのマスクの
設計により自由に、かつ、正確にソース電極とドメイン
電極間の任意の位置にゲート電極を形成することができ
る利点かある。
設計により自由に、かつ、正確にソース電極とドメイン
電極間の任意の位置にゲート電極を形成することができ
る利点かある。
第１図（ａ）〜（ｄ）は従来のＦＥＴの製造方法を示す
工程図、第２図（ａ）〜（ｆ）はこの発明のＦＥＴの製
造方法を示す工程図である。 図中、１は半導体基板、２．５．８．９はフォトレジス
ト、３けソース電極、４けドレイン電極、６はゲート電
極、Ｔは窒化シリコン膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 第２図
工程図、第２図（ａ）〜（ｆ）はこの発明のＦＥＴの製
造方法を示す工程図である。 図中、１は半導体基板、２．５．８．９はフォトレジス
ト、３けソース電極、４けドレイン電極、６はゲート電
極、Ｔは窒化シリコン膜である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 第２図
Claims (1)
- 半導体基板上にスペーサとなる膜を生成させ、この膜上
にソース電極、ドレイン電極およびゲート電極のパター
ンを同時に形成し、以後前記パターンを用いて所要の電
極を順次形成することを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159189A JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159189A JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049677A true JPS6049677A (ja) | 1985-03-18 |
Family
ID=15688253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159189A Pending JPS6049677A (ja) | 1983-08-29 | 1983-08-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6257729B1 (en) | 1999-03-29 | 2001-07-10 | Seiko Epson Corporation | Projector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS5779670A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-08-29 JP JP58159189A patent/JPS6049677A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627973A (en) * | 1979-08-17 | 1981-03-18 | Oki Electric Ind Co Ltd | Manufacture of compound semiconductor device |
| JPS5779670A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6257729B1 (en) | 1999-03-29 | 2001-07-10 | Seiko Epson Corporation | Projector |
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